LOGIC CELL WITH LOW CONSUMPTION

专利摘要:
The invention relates to an integrated circuit logic cell comprising at least a first variable capacity capacitor (C1) having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced by to a reference node (GND) of the cell for varying the capacitance between the first and second main electrodes, the third electrode being connected to an application node (el) of a first input logic signal (A ) of the cell, and the first and second electrodes being respectively connected to a node (VDD) for applying a supply voltage of the cell and to a node (s) for supplying an output logic signal ( S) of the cell.
公开号:FR3045982A1
申请号:FR1562812
申请日:2015-12-18
公开日:2017-06-23
发明作者:Herve Fanet；Samir Houri；Gael Pillonnet
申请人:Commissariat a lEnergie Atomique CEA；Commissariat a lEnergie Atomique et aux Energies Alternatives CEA；
IPC主号:

专利说明:

Lorsque les transistors Tl et T2 sont respectivement à l'état bloqué et à l'état passant, la résistance Rti est relativement grande et la résistance R^g est relativement petite. Le terme R^y/(RTi+RT2) est alors proche de 1, et le signal S est proche de VDD. Lorsque les transistors Tl et T2 sont respectivement à l'état passant et à l'état bloqué, la résistance RT1 est relativement petite et la résistance R^g est relativement grande. Le terme Riq/ (Riq+RT2) est alors proche de 0, et le signal S est proche de 0 V.
Plus généralement, toutes les fonctions logiques de base usuellement utilisées dans les circuits intégrés peuvent être réalisées par des cellules présentant des architectures du même type que celle de la figure 1, c'est-à-dire comportant des transistors montés en ponts diviseurs de tension résistifs.
Les cellules logiques à base de transistors montés en ponts résistifs présentent toutefois des limitations en termes de consommation électrique. En particulier, on peut démontrer qu'une cellule du type décrit en relation avec la figure 1 dissipe, à chaque changement d'état de son signal d'entrée, une quantité d'énergie E donnée par la relation :
Pour réduire la consommation dynamique des cellules, on peut chercher à réduire la tension d'alimentation VDD des cellules. Toutefois, en pratique, la réduction de la tension d'alimentation s'accompagne d'une augmentation des courants de fuite dans les transistors, et donc de la consommation statique des cellules.
Un autre type de cellules logiques, dites adiabatiques, a été proposé pour réduire la consommation dynamique des cellules. En logique adiabatique, plutôt que de charger et décharger brusquement les capacités de sortie Cp des cellules à chaque changement d'état, comme cela est fait en logique classique, on cherche à réaliser les charges et décharges des capacités Cp de façon progressive. Pour cela, la tension d'alimentation continue VDD utilisée en logique classique est remplacée par une tension d'alimentation variable périodique. La logique adiabatique est une logique dynamique, c'est-à-dire que les états de sortie des cellules logiques ne sont disponibles que pendant une fraction de la période du signal d'horloge formé par la tension d'alimentation. Si l'on désigne par T la durée de charge ou de décharge de la capacité Cp, par la résistance du transistor Tl ou T2 utilisé pour charger ou décharger la capacité Cl, et si on considère une tension d'alimentation alternative périodique variant de 0 V à VDD, on peut montrer, en première approximation, que la quantité d'énergie E dissipée lors d'un changement d'état d'une cellule s'exprime par la relation :
Ainsi, si la durée T de charge et de décharge des capacités Cp des cellules est choisie suffisamment élevée devant la constante de temps R^Cl des cellules, l'énergie dissipée à chaque changement d'état peut être réduite de façon significative par rapport à des circuits logiques classiques du type décrit en relation avec la figure 1.
Les principes de fonctionnement de la logique adiabatique sont décrits dans diverses publication, et notamment dans l'article intitulé "Low power Digital Systems based on adiabatic switching principles", de W C Athas, IEEE transactions on VLSI Systems VOL 2, N°4 December 1994.
En pratique, les circuits logiques adiabatiques réalisés en technologie CMOS, présentent eux aussi des limitations en termes de consommation. En particulier, un transistor MOS présentant toujours une tension de seuil non nulle, il subsiste inévitablement une dissipation énergétique non adiabatique résiduelle à chaque commutation des transistors de la cellule. La réduction de la tension de seuil des transistors dans les technologies CMOS avancées permet de réduire cette dissipation dynamique non adiabatique, mais s'accompagne généralement d'une augmentation des courants de fuite, et donc de la consommation statique des cellules.
Les demandes de brevet français FR2978311 du 22 juillet 2011 et FR3009722 du 14 août 2013, précédemment déposées par le demandeur, ainsi que l'article intitulé "Limits of CMOS Technology and Interest of NEMS Relays for Adiabatic Logic Applications", de S. Houri et al. (IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I, DECEMEBER 2014) , décrivent des circuits logiques adiabatiques dans lesquels les transistors MOS sont remplacés par des interrupteurs microélectromécaniques ou nanoélectromécaniques. L'utilisation d'interrupteurs électromécaniques permet de diminuer significativement la consommation statique, ces interrupteurs présentant des courants de fuite nuis ou négligeables à l'état bloqué. De plus, les tensions de commande de fermeture et d'ouverture d'un interrupteur microélectromécanique ou nanoélectromécanique étant relativement faibles devant la tension de seuil d'un transistor MOS, la consommation dynamique non adiabatique résiduelle liée aux effets de seuils peut être significativement réduite par rapport à des circuits logiques adiabatiques à base de transistors MOS.
Dans la pratique, l'utilisation d'interrupteurs microélectromécanique ou nanoélectromécanique pose toutefois des difficultés. En effet, ces interrupteurs présentent souvent des résistances à l'état passant relativement élevées, liées notamment à la mauvaise qualité du contact électrique entre la partie conductrice fixe et la partie conductrice mobile de l'interrupteur. Ceci entraîne une dissipation d'énergie supplémentaire qui annule en partie le gain procuré par la mise en oeuvre d'une logique adiabatique. Résumé
Ainsi, un mode de réalisation prévoit une cellule logique pour circuit intégré comportant au moins un premier condensateur à capacité variable ayant des première et deuxième électrodes principales séparées par une région isolante, et une troisième électrode de commande adaptée à recevoir une tension de commande référencée par rapport à un noeud de référence de la cellule pour faire varier la capacité entre les première et deuxième électrodes principales, la troisième électrode étant reliée à un noeud d'application d'un premier signal logique d'entrée de la cellule, et les première et deuxième électrodes étant reliées respectivement à un noeud d'application d'une tension d'alimentation de la cellule et à un noeud de fourniture d'un signal logique de sortie de la cellule.
Selon un mode de réalisation, le premier condensateur est un condensateur à variation positive de capacité.
Selon un mode de réalisation, le premier condensateur est un condensateur à variation négative de capacité.
Selon un mode de réalisation, la cellule comporte en outre un deuxième condensateur à capacité variable ayant des première et deuxième électrodes principales séparées par une région isolante, et une troisième électrode de commande adaptée à recevoir une tension de commande référencée par rapport au noeud de référence de la cellule pour faire varier la capacité entre les première et deuxième électrodes principales, la troisième électrode du deuxième condensateur étant reliée à un noeud d'application d'un deuxième signal logique d'entrée de la cellule, et les première et deuxième électrodes du deuxième condensateur étant reliées respectivement au noeud d'application de la tension d'alimentation de la cellule et au noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, les premier et deuxième condensateurs sont des condensateurs à variation positive de capacité et sont connectés en série entre le noeud d'application de la tension d'alimentation de la cellule et le noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, les premier et deuxième condensateurs sont des condensateurs à variation négative de capacité et sont connectés en série entre le noeud d'application de la tension d'alimentation de la cellule et le noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, les premier et deuxième condensateurs sont des condensateurs à variation positive de capacité et sont connectés en parallèle entre le noeud d'application de la tension d'alimentation de la cellule et le noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, les premier et deuxième condensateurs sont des condensateurs à variation négative de capacité et sont connectés en parallèle entre le noeud d'application de la tension d'alimentation de la cellule et le noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, la cellule comporte un interrupteur de réinitialisation reliant le noeud de fourniture du signal logique de sortie de la cellule au noeud de référence de la cellule.
Selon un mode de réalisation, la tension d'alimentation de la cellule est une tension continue.
Selon un mode de réalisation, la tension d'alimentation de la cellule est une tension variable périodique.
Selon un mode de réalisation, la cellule comporte en outre un circuit de maintien comportant un condensateur à capacité variable ayant des première et deuxième électrodes principales séparées par une région isolante, et une troisième électrode de commande adaptée à recevoir une tension de commande référencée par rapport à un noeud de référence de la cellule pour faire varier la capacité entre les première et deuxième électrodes principales, la troisième électrode du condensateur à capacité variable du circuit de maintien étant reliée au noeud de fourniture du signal logique de sortie de la cellule, et les première et deuxième électrodes du condensateur à capacité variable du circuit de maintien étant reliées respectivement au noeud d'application de la tension d'alimentation de la cellule et au noeud de fourniture du signal logique de sortie de la cellule.
Selon un mode de réalisation, la tension d'alimentation est de forme trapézoïdale ou sinusoïdale.
Selon un mode de réalisation, le premier condensateur à capacité variable est de type micro ou nanoélectromécanique.
Selon un mode de réalisation, la variation de capacité du premier condensateur à capacité variable est obtenue en faisant varier la surface de ses électrodes principales, ou en faisant varier la distance entre ses électrodes principales, ou en faisant varier la constante diélectrique d'un matériau séparant ses électrodes principales.
Selon un mode de réalisation, le condensateur à capacité variable présente des courants de fuite inférieurs à 1 nA et de préférence inférieurs à 1 pA.
Un autre mode de réalisation prévoit un circuit intégré comportant une association en série d'une pluralité de cellules logiques du type susmentionné.
Brève description des dessins
Ces caractéristiques et leurs avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes pami lesquelles : la figure 1, précédemment décrite, est un schéma électrique d'un exemple d'une cellule logique ; la figure 2 est un schéma électrique d'un exemple d'une cellule logique selon un premier mode de réalisation ; la figure 3 est un schéma électrique d'un autre exemple d'une cellule logique selon le premier mode de réalisation ; la figure 4 est un schéma électrique d'une variante de réalisation d'une cellule logique selon le premier mode de réalisation ; la figure 5 est un schéma bloc simplifié d'un circuit comportant plusieurs cellules logiques selon le premier mode de réalisation ; la figure 6 est un diagramme illustrant le comportement du circuit de la figure 5 ; la figure 7 est un schéma électrique d'un autre exemple d'une cellule logique selon le premier mode de réalisation ; la figure 8 est un schéma électrique d'un autre exemple d'une cellule logique selon le premier mode de réalisation ; la figure 9 est un schéma électrique d'un autre exemple d'une cellule logique selon le premier mode de réalisation ; la figure 10 est un schéma électrique d'un autre exemple d'une cellule logique selon le premier mode de réalisation ; la figure 11 est un schéma électrique d'un variante de réalisation d'une cellule logique selon le premier mode de réalisation ; la figure 12 est un schéma électrique d'un exemple d'une cellule logique selon un deuxième mode de réalisation ; la figure 13 est un diagramme illustrant le fonctionnement de la cellule de la figure 12 ; la figure 14 est un schéma électrique d'un autre exemple d'une cellule logique selon le deuxième mode de réalisation ; la figure 15 est un schéma de principe illustrant, sous forme de blocs, une cellule logique selon le premier ou deuxième mode de réalisation ; les figures 16A et 16B sont des vues en coupe d'un exemple de réalisation d'un condensateur à capacité variable d'une cellule logique selon le premier ou deuxième mode de réalisation ; et les figures 17A et 17B sont des vues en coupe d'une variante de réalisation d'un condensateur à capacité variable d'une cellule logique selon le premier ou deuxième mode de réalisation.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Sauf précision contraire, les expressions "approximativement", "sensiblement", "environ" et "de l'ordre de" signifient à 20 % près, de préférence à 10 % près. Dans la présente description, on utilise le terne "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme "couplé" ou le terme "relié", pour désigner une liaison qui peut être directe (signifiant alors "connecté") ou qui peut être réalisée par l'intermédiaire d'un ou plusieurs composants. Dans les exemples décrits, les signaux logiques d'entrée et de sortie d'une cellule logique correspondent à des tensions référencées par rapport à un noeud de référence GND de la cellule, dont le niveau détermine la valeur, haute ou basse, du signal logique. Sauf précision contraire, on entend par signal logique un signal ne pouvant prendre que deux valeurs, une valeur haute, correspondant par exemple à une tension proche de la tension d'alimentation de la cellule, ou une valeur basse, correspondant par exemple à une tension proche de 0 V.
Selon un aspect des modes de réalisation décrits, on prévoit une nouvelle architecture de cellules logiques basée non pas sur des variations de résistances, mais sur des variations de capacité d'un ou plusieurs éléments capacitifs à capacité variable, par exemple des condensateurs à capacité variable. Un avantage est que par principe, un courant ne peut pas circuler de manière permanente dans un ensemble d'un ou plusieurs éléments capacitifs reliés les uns aux autres. La consommation statique d'une telle architecture est donc nulle ou quasiment nulle. On considère ici plus particulièrement des éléments capacitifs à capacité variable présentant des résistances de fuite nulles ou négligeables, et donc des courants de fuite nuis ou négligeables, par exemple des courants de fuite au moins 100 fois plus faibles que ceux d'un transistor MOS. A titre d'exemple, on considère ici des éléments capacitifs à capacité variable présentant des courants de fuite inférieurs à 1 nA, et de préférence inférieurs à 1 pA. On notera que plus la fréquence de fonctionnement des cellules logiques est élevée, plus les courants de fuite des éléments capacitifs à capacité variable peuvent être élevés, sans que cela n'entraine une dégradation significative de la consommation totale de la cellule. A titre d'exemple, à une fréquence de fonctionnement de l'ordre de 1 GHz, des courants de fuite de l'ordre de 1 nA peuvent être tolérés sans dégrader de façon significative la consommation de la cellule, la consommation dynamique pendant une période de fonctionnement étant négligeable devant la puissance dynamique. Pour une fréquence de fonctionnement de l'ordre de 1 MHz, on choisira de préférence des éléments capacitifs présentant des courants de fuite de l'ordre de 1 pA ou moins.
Selon un premier mode de réalisation, les cellules logiques sont alimentées par une tension continue, et la logique réalisée par les cellules est une logique dite statique, c'est-à-dire que les états des signaux de sortie des cellules sont disponibles à tout moment, et non pas uniquement pendant une fraction d'une période d'un signal d'horloge.
La figure 2 est un schéma électrique d'un exemple d'une cellule logique selon le premier mode de réalisation. La cellule de la figure 2 est une cellule inverseuse. Cette cellule comprend un condensateur Cl à capacité variable ayant deux électrodes principales séparées par une région isolante, par exemple une couche diélectrique, et une troisième électrode destinée à recevoir une tension de commande pour faire varier la capacité entre les électrodes principales. Dans cet exemple, le condensateur Cl est un condensateur à variation négative de capacité, c'est-à-dire que la capacité du condensateur Cl prend une valeur basse lorsque la tension appliquée sur l'électrode de commande est à une valeur haute, et prend une valeur haute lorsque la tension appliquée sur l'électrode de commande est à une valeur basse. Les deux électrodes principales du condensateur Cl sont respectivement reliées, et de préférence connectées, à un noeud VDD d'application d'une tension d'alimentation continue référencée par rapport au noeud GND, et à un noeud s de fourniture d'un signal logique de sortie S de la cellule. L'électrode de commande du condensateur Cl est reliée, et de préférence connectée, à un noeud el d'application d'un signal logique d'entrée A de la cellule. Par souci de simplification, la tension d'alimentation de la cellule est désignée par la même référence VDD que le noeud sur lequel elle est appliquée. Les noeuds el et s sont des noeuds flottants, c'est-à-dire non connectés à un noeud d'application d'un potentiel de référence ou d'alimentation de la cellule. Sur la figure 1, un condensateur Cl connecté entre le noeud de sortie s et le noeud de référence GND a été représenté, schématisant la capacité de sortie de la cellule. En pratique, la capacité de sortie Cp ne correspond pas à un composant spécifiquement réalisé et connecté au noeud de sortie s de la cellule, mais représente la somme des capacités des différents éléments connectés au noeud s, notamment des pistes d'interconnexion, les transistors Tl et T2, ou encore une autre cellule logique (non représentée) dont l'entrée peut être connectée au noeud s. L'inverseur de la figure 2 se comporte comme un pont diviseur de tension capacitif comportant une capacité commandable correspondant à la capacité du condensateur Cl, et une capacité fixe formée par la capacité Cp du noeud de sortie s de la cellule. La tension de sortie de l'inverseur s'exprime comme suit :
En négligeant l'effet des résistances série du circuit (relativement faibles car résultant uniquement des connexions électriques), on peut montrer que cette relation reste vraie à tout instant, y compris pendant les phases de variation de la capacité du condensateur Cl. Cette propriété explique non seulement la formation des états logiques en sortie de la cellule, mais aussi que la forme du courant de sortie est liée à la forme du signal d'entrée et à la loi exprimant la variation de capacité du condensateur en fonction de la tension de commande appliquée au condensateur, et non pas à la constante de temps du circuit. Il en résulte que si le signal appliqué en entrée de la cellule varie de manière suffisamment progressive entre les deux niveaux logiques, cette progressivité est conservée en sortie de la cellule. Ainsi, les courants transitoires circulants dans les cellules ne passent pas par des valeurs élevées, ce qui limite la dissipation dans les résistances série résiduelles du circuit. On obtient donc non seulement une consommation statique nulle ou négligeable, mais en outre une consommation dynamique réduire par rapport à des architectures à base de transistors.
Lorsque le signal d'entrée A est à un état haut, la capacité du condensateur Cl prend une valeur basse Cl]_ow, et le signal de sortie S est à un état bas. Lorsque le signal d'entrée A est à un état bas, la capacité du condensateur Cl prend une valeur haute Cl^igh supérieure à la valeur basse Cl]_ow, et le signal de sortie S est à un état haut. La cellule de la figure 2 réalise donc bien une fonction d'inverseur (S=A).
Plus généralement, toutes les fonctions logiques de base usuellement utilisées dans les circuits intégrés peuvent être réalisées par des cellules présentant des architectures du même type que celle de la figure 2, c'est-à-dire basées sur un pont capacitif comportant au moins un condensateur à capacité commandable. Des exemples de cellules adaptées à mettre en oeuvre les fonctions logiques ET, OU, NON ET, NON OU, ainsi que la fonction buffer, seront notamment décrits ci-après. Toutes les fonctions logiques combinatoires et/ou séquentielles habituellement utilisées dans les circuits intégrés peuvent être synthétisées à partir de ces cellules de base. On notera en particulier que toutes les fonctions logiques combinatoires et/ou séquentielles habituellement utilisées dans les circuits intégrés peuvent être synthétisée à partir de cellules NON ET à deux entrées et une sortie, ou à partir du couple de cellules (NON, ET) , ou encore à partir du couple de cellules (NON, OU).
La figure 3 est un schéma électrique d'un exemple de réalisation d'une cellule logique de type buffer selon le premier mode de réalisation. La cellule de la figure 3 diffère de la cellule de la figure 2 essentiellement en ce que, dans l'exemple de la figure 3, le condensateur Cl est un condensateur à variation positive de capacité, c'est-à-dire que la capacité du condensateur Cl prend une valeur haute lorsque la tension appliquée sur l'électrode de commande est à une valeur haute, et prend une valeur basse lorsque la tension appliquée sur l'électrode de commande est à une valeur basse. Comme dans l'exemple de la figure 2, la tension de sortie de la cellule s'exprime comme suit :
Lorsque le signal d'entrée A est à un état haut, la capacité du condensateur Cl prend une valeur haute Clpigp, et le signal de sortie S est à un état haut. Lorsque le signal d'entrée A est à un état bas, la capacité du condensateur Cl prend une valeur basse Cl]_ow inférieure à la valeur haute Clp-^gp, et le signal de sortie S est à un état bas. La cellule de la figure 2 réalise donc bien une fonction de buffer (S=A) . Les avantages en termes de consommation statique et dynamique sont les mêmes que dans la porte à variation négative de capacité de la figure 2.
La figure 4 est un schéma électrique d'une variante de réalisation de la cellule inverseuse de la figure 2. La cellule de la figure 4 comprend les mêmes éléments que la cellule de la figure 2, agencés sensiblement de la même manière. La cellule de la figure 4 diffère de la cellule de la figure 2 en ce qu'elle comprend en outre un circuit de réinitialisation comprenant une résistance R en série avec un interrupteur SW entre le noeud de sortie s et le noeud de référence GND de la cellule (en parallèle de la capacité de sortie Cp de la cellule). La borne de commande de l'interrupteur SW est reliée à un noeud RST d'application d'un signal de commande de réinitialisation de la cellule. La fermeture de 1'interrupteur SW permet de réinitialiser le noeud de sortie s de la cellule sensiblement au potentiel du noeud de référence GND de la cellule. A titre de variante, le circuit de réinitialisation peut être adapté à réinitialiser le noeud de sortie s à un potentiel de référence autre que le potentiel du noeud GND. Bien qu'il n'ait pas été représenté sur toutes les figures, un tel circuit de réinitialisation peut être prévu dans toutes les cellules logiques capacitives décrites dans la présente demande, et en particulier dans les cellules des figures 3, 7, 8, 9, 10 et 12.
Pour que des cellules logiques de base puissent être utilisées pour la mise en oeuvre de fonctions complexes dans un circuit intégré, il convient d'une part que les tensions correspondant aux états haut et bas du signal de sortie d'une cellule soient clairement discernables, et d'autre part que les cellules puissent être cascadées en série sans que la discrimination des états haut et bas des signaux de sortie n'en soit affectée. En d'autres termes, les états haut et bas du signal logique de sortie d'une cellule doivent correspondre à des niveaux de tension pouvant être interprétés sans ambiguïté comme étant des états haut et bas du signal logique à l'entrée d'une autre cellule.
Dans une cellule du type décrit en relation avec les figures 2 à 4, le condensateur Cl peut aisément être choisi pour que les valeurs Cl]_ow et Cl^g^ soient telles que les tensions WEhCihigh/(C1high+CL) et VDD*cllow/(c11ow+cl) soient clairement discernables.
La figure 5 est un schéma bloc simplifié d'un exemple d'un circuit comportant plusieurs cellules logiques selon le premier mode de réalisation, par exemple des cellules buffer du type décrit en relation avec la figure 3, reliées en série. Dans l'exemple représenté, le circuit comprend n cellules logiques Fl, F2, ... Fn reliées en série, n étant un entier supérieur à 1. Dans cet exemple, le noeud VDD d'application de la tension d'alimentation est commun à toutes les cellules du circuit, et le noeud GND d'application du potentiel de référence est commun à toutes les cellules du circuit. A l'exception de la cellule Fl, chaque cellule Fi, avec i entier allant de 1 à n, a son noeud d'entrée el relié au noeud de sortie s de la cellule Fi-1 de rang i-1.
La figure 6 est un diagramme illustrant le comportement du circuit de la figure 5. Plus particulièrement le diagramme de la figure 6 comprend une courbe 601 représentant l'évolution, pour une cellule buffer du type décrit en relation avec la figure 3, de la tension de sortie nomalisée xs=Vs/VDD (en ordonnée) de la cellule en fonction de la tension d'entrée normalisée xe]_=Ve]_/VDD (en abscisse) de la cellule, Ve]_ et Vs désignant respectivement la tension appliquée sur le noeud d'entrée el de la cellule (définissant le signal logique d'entrée A) et la tension fournie sur le noeud de sortie s de la cellule (définissant le signal logique de sortie S) . La diagonale (droite d'équation xs=xe) a par ailleurs été tracée en traits interrompus sur le diagramme.
Dans l'exemple représenté, la courbe 601 est une courbe monotone croissante. La tension normalisée xs présente une valeur minimale xSmin supérieure à 0 (de l'ordre de 0,19 dans l'exemple représenté) pour xei=0, correspondant à la valeur minimale que peut prendre la capacité du condensateur Cl. La tension normalisée xs présente en outre une valeur maximale xSmax inférieure à 1 (de l'ordre de 0,88 dans l'exemple représenté) pour xe]_=l, correspondant à la valeur maximale que peut prendre la capacité du condensateur Cl. Entre les points d'abscisse xe]_=0 et xel=xd' avec x^ compris entre 0 et 1, la courbe 601 présente une pente inférieure à 1, c'est-à-dire inférieure à la pente de la diagonale. La courbe 601 coupe la diagonale une première fois en un point d'abscisse xe]_=xc, avec xc compris entre 0 et x^. Entre les points d'abscisse xel=xd et xel=xf' avec xf comprise entre x^ et 1, la courbe 601 présente une pente supérieure à 1, c'est-à-dire supérieure à la pente de la diagonale. La courbe 601 coupe la diagonale une deuxième fois en un point d'abscisse xe]_=xe, avec xe compris entre et Xf. Entre les points d'abscisse xel=xf et xel=l, la courbe 601 présente à nouveau une pente inférieure à 1. La courbe 601 coupe la diagonale une troisième fois en un point d'abscisse xel=xg/ avec Xg compris entre Xf et 1. Dans l'exemple représenté, les abscisses xc, x^, xe, Xf et Xg sont respectivement de l'ordre de 0,23, 0,54, 0,67, 0,72 et 0,87. On notera que la courbe de la figure 6 a été tracée pour un condensateur Cl micro ou nanoélectromécanique à variation positive de capacité du type décrit ci-après en relation avec les figures 16A et 16B. Plus généralement, ce type de courbe peut être obtenu quelle que soit la technologie de réalisation du condensateur à capacité variable commandable en tension de la cellule.
Lorsque l'on applique sur l'entrée el de la cellule Fl du circuit de la figure 5 une tension xel=xel]_ow comprise entre xc et xe, on constate que la tension de sortie fournie sur le noeud de sortie S de la cellule Fn tend, lorsque n augmente, à converger vers un point stable 603 d'abscisse xel=xc de la courbe 601, correspondant au premier point de croisement entre la courbe 601 et la diagonale. Lorsque l'on applique sur l'entrée el de la cellule Fl du circuit de la figure 5 une tension xel=xel]1-i_g]1 comprise entre xe et Xg, on constate que la tension de sortie fournie sur le noeud de sortie S de la cellule Fn tend, lorsque n augmente, à converger vers un point stable 605 d'abscisse xel=xg de la courbe 601, correspondant au troisième point de croisement entre la courbe 601 et la diagonale.
Ainsi, le diagramme de la figure 6 montre que les cellules logiques capacitives du type décrit ci-dessus peuvent être cascadées en série sans que la discrimination des états haut et bas des signaux logique n'en soit affectée. A titre d'exemple, les états haut et bas des signaux logiques dans un circuit à base de portes logiques capacitives du type décrit ci-dessus peuvent correspondre respectivement, en valeurs normalisées, aux tensions supérieures à xe+Δ, et aux tensions inférieures à xe-Δ, Δ étant une marge de sécurité, par exemple comprise dans la plage allant de 0,05 à 0,1.
La figure 7 est un schéma électrique d'un exemple de réalisation d'une cellule logique de type NON ET selon le premier mode de réalisation. La cellule de la figure 7 diffère de la cellule de la figure 2 essentiellement en ce qu'elle comprend non pas un unique, mais deux condensateurs à capacité variable Cl et C2 connectés en série par leurs électrodes principales entre le noeud d'alimentation VDD et le noeud de sortie s de la cellule. Dans l'exemple représenté, le condensateur Cl est connecté au noeud d'alimentation VDD, et le condensateur C2 est connecté au noeud de sortie s de la cellule. Dans cet exemple, les condensateurs Cl et C2 sont tous deux des condensateurs à variation de capacité négative. Les condensateurs Cl et C2 de la cellule de la figure 7 sont par exemple identiques ou similaires au condensateur Cl de la cellule de la figure 2. L'électrode de commande du condensateur Cl est reliée, et de préférence connectée, à un noeud el d'application d'un premier signal logique d'entrée A de la cellule, et l'électrode de commande du condensateur C2 est reliée, et de préférence connectée, à un noeud e2 d'application d'un deuxième signal logique d'entrée B de la cellule.
La cellule de la figure 7 se comporte comme un pont diviseur de tension capacitif comportant une capacité commandable correspondant à la capacité équivalente Ceq = 1/(1/C1+1/C2) de l'association en série des condensateurs Cl et C2, et une capacité fixe fomée par la capacité Cp du noeud de sortie s de la cellule. La tension de sortie de la cellule s'exprime comme suit :
Lorsque les signaux d'entrée A et B sont à un état haut, les capacités des condensateurs Cl et C2 prennent des valeurs basses Cl]_ow et C2]_ow (par exemple Clgow = c2low) et le signal de sortie S est à un premier niveau de tension. Lorsque les signaux d'entrée A et B sont à un état bas, les capacités des condensateurs Cl et C2 prennent des valeurs hautes Clhigh et c2high (Par exemple
Clhigh = ^^high) et le signal de sortie S est à un deuxième niveau de tension supérieur au premier niveau. Lorsque les signaux d'entrée A et B sont à des états distincts, par exemple A=1 et B=0, les capacités des condensateurs Cl et C2 prennent respectivement une valeur basse et une valeur haute, et le signal de sortie S est à un troisième niveau de tension compris entre les premier et deuxième niveaux. En considérant que le premier niveau de tension correspond à un état logique bas du signal S, et que les deuxième et troisième niveaux de tension correspondent à un état logique haut du signal S, la cellule de la figure 7 réalise bien une fonction NON ET
La figure 8 est un schéma électrique d'un exemple de réalisation d'une cellule logique de type ET selon le premier mode de réalisation. La cellule de la figure 8 diffère de la cellule de la figure 7 essentiellement en ce que, dans la cellule de la figure 8, les condensateurs à capacité variable Cl et C2 sont des condensateurs à variation de capacité positive.
Lorsque les signaux d'entrée A et B sont à un état bas, les capacités des condensateurs Cl et C2 prennent des valeurs basses Cl]_ow et C2]_ow (par exemple Cl]_ow = C2]_ow) et le signal de sortie S est à un premier niveau de tension. Lorsque les signaux d'entrée A et B sont à un état haut, les capacités des condensateurs Cl et C2 prennent des valeurs hautes Cl^igh et C^high (Par exemple Cl^igh = CC^-Lg^) et le signal de sortie S est à un deuxième niveau de tension supérieur au premier niveau. Lorsque les signaux d'entrée A et B sont à des états distincts, par exemple A=1 et B=0, les capacités des condensateurs Cl et C2 prennent respectivement une valeur basse et une valeur haute, et le signal de sortie S est à un troisième niveau de tension compris entre les premier et deuxième niveaux. En considérant que les premier et troisième niveaux de tension correspondent à un état logique bas du signal S, et que le deuxième niveau de tension correspond à un état logique haut du signal S, la cellule de la figure 8 réalise bien une fonction ET (S=AB).
La figure 9 est un schéma électrique d'un exemple de réalisation d'une cellule logique de type NON OU selon le premier mode de réalisation. La cellule de la figure 9 diffère de la cellule de la figure 7 essentiellement en ce que, dans la cellule de la figure 9, les condensateurs à capacité variable Cl et C2 ne sont pas connectées en série mais en parallèle entre le noeud d'alimentation VDD et le noeud de sortie s de la cellule.
La cellule de la figure 9 se comporte comme un pont diviseur de tension capacitif comportant une capacité commandable correspondant à la capacité équivalente Ceq = C1+C2 de l'association en parallèle des condensateurs Cl et C2, et une capacité fixe formée par la capacité Cp du noeud de sortie s de la cellule. La tension de sortie de la cellule s'exprime comme suit :
Lorsque les signaux d'entrée A et B sont à un état haut, les capacités des condensateurs Cl et C2 prennent des valeurs basses Cl]_ow et C2gow (par exemple Clpow = C2gow) et le signal de sortie S est à un premier niveau de tension. Lorsque les signaux d'entrée A et B sont à un état bas, les capacités des condensateurs Cl et C2 prennent des valeurs hautes Clpigp et CCpigp (par exemple clhigh = c2high) et le signal de sortie S est à un deuxième niveau de tension supérieur au premier niveau. Lorsque les signaux d'entrée A et B sont à des états distincts, par exemple A=1 et B=0, les capacités des condensateurs Cl et C2 prennent respectivement une valeur basse et une valeur haute, et le signal de sortie S est à un troisième niveau de tension compris entre les premier et deuxième niveaux. En considérant que les premier et troisième niveaux de tension correspondent à un état logique bas du signal S, et que le deuxième niveau de tension correspond à un état logique haut du signal S, la cellule de la figure 9 réalise bien une fonction NON OU (S=A+B) .
La figure 10 est un schéma électrique d'un exemple de réalisation d'une cellule logique de type OU selon le premier mode de réalisation. La cellule de la figure 10 diffère de la cellule de la figure 9 essentiellement en ce que, dans la cellule de la figure 10, les condensateurs à capacité variable Cl et C2 sont des condensateurs à variation positive de capacité.
Lorsque les signaux d'entrée A et B sont à un état bas, les capacités des condensateurs Cl et C2 prennent des valeurs basses Clgow et C2]_ow (par exemple Clgow = C2]_ow) et le signal de sortie S est à un premier niveau de tension. Lorsque les signaux d'entrée A et B sont à un état haut, les capacités des condensateurs Cl et C2 prennent des valeurs hautes Cl^igh et C2high (par exemple Cl^igh = C2high) et le signal de sortie S est à un deuxième niveau de tension supérieur au premier niveau. Lorsque les signaux d'entrée A et B sont à des états distincts, par exemple A=1 et B=0, les capacités des condensateurs Cl et C2 prennent respectivement une valeur basse et une valeur haute, et le signal de sortie S est à un troisième niveau de tension compris entre les premier et deuxième niveaux. En considérant que les deuxième et troisième niveaux de tension correspondent à un état logique haut du signal S, et que le premier niveau de tension correspond à un état logique bas du signal S, la cellule de la figure 10 réalise bien une fonction OU (S=A+B).
Dans les exemples décrits en relation avec les figures 7 à 10, on a décrit uniquement des cellules réalisant des fonctions logiques à deux entrées et une sortie. Les exemples décrits peuvent toutefois être adaptés pour mettre en oeuvre des fonctions logiques à plus de deux entrées, par exemple une fonction ET, OU, NON ET, ou NON OU à trois entrées ou plus, en augmentant le nombre de condensateurs à capacité variable connectés en série ou en parallèle dans la cellule. De plus, selon l'application envisagée, le noeud de sortie s d'une cellule logique capacitive peut être connecté en entrée de plusieurs autres cellules logiques distinctes. Ceci peut conduire à augmenter la capacité de sortie Cl de la cellule. Les valeurs hautes et basses des condensateurs à capacité variable Cl et/ou C2 de la cellule peuvent être choisies pour tenir compte de cette augmentation de la capacité Cp.
On notera que dans les exemples décrits ci-dessus, selon le type de fonction logique à réaliser, on utilise soit des condensateurs à variation positive de capacité, soit des condensateurs à variation négative de capacité. Par exemple, la fonction ET est réalisée par des condensateurs à variation positive de capacité, et la fonction NON ET est réalisée par des condensateurs à variation négative de capacité. A titre de variante, si l'on dispose en entrée du circuit logique non seulement des signaux logiques A et B, mais aussi de leurs compléments A et B, comme cela est le cas dans de nombreuses architectures, toutes les fonctions logiques de base peuvent être réalisées au moyen d'un même type de condensateur à capacité variable, par exemple en utilisant uniquement des condensateurs à variation positive de capacité, ou uniquement des condensateurs à variation négative de capacité. Un avantage est que ceci permet de simplifier la réalisation technologique des circuits logiques.
La figure 11 est un schéma électrique d'un exemple de réalisation d'un circuit logique réalisant les fonctions ET et NON ET en utilisant uniquement des condensateurs à variation positive de capacité. Le circuit de la figure 11 comprend une cellule logique celll identique ou similaire à la cellule de la figure 8, recevant sur ses noeuds d'entrée el et e2 les signaux logiques A et B. Le circuit de la figure 11 comprend en outre une cellule logique cell2 identique ou similaire à la cellule de la figure 10, recevant sur ses noeuds d'entrée el et e2 les signaux logiques A et B. La cellule celll fournit sur son noeud de sortie s un signal logique S1=AB, et la cellule cell2 fournit sur son noeud de sortie s un signal logique S2=A+B=AB. Dans l'exemple représenté, chacune des cellules celll et cell2 est munie d'un circuit de réinitialisation du type décrit en relation avec la figure 4.
Selon un deuxième mode de réalisation appelé dynamique, les cellules logiques sont alimentées par une tension variable, et la logique réalisée par les cellules est une logique dite dynamique, c'est-à-dire que les états des signaux logiques ne sont disponibles que pendant une partie de la période d'un signal d'horloge périodique. De même que dans le premier mode de réalisation, les cellules logiques de base selon le deuxième mode de réalisation peuvent être utilisées pour synthétiser toutes les fonctions logiques combinatoires et/ou séquentielles habituellement utilisées dans les circuits intégrés. De préférence, la logique dynamique mise en oeuvre par les cellules selon le deuxième mode de réalisation est une logique adiabatique.
La figure 12 est un schéma électrique d'un exemple d'une cellule logique adiabatique de type buffer selon le deuxième mode de réalisation. La cellule de la figure 12 comprend les mêmes éléments que la cellule buffer de la figure 3, agencés sensiblement de la même manière, mais diffère de la cellule de la figure 3 en ce que, dans la cellule de la figure 12, la tension d'alimentation continue λ/DD de la cellule de la figure 3 est remplacée par une tension d'alimentation variable périodique <B(t), fournie par une source de tension variable non représentée. En outre, la cellule de la figure 12 comprend un circuit de maintien et de remise à zéro comportant un condensateur à capacité variable Cm, par exemple identique au condensateur Cl, dont les électrodes principales sont connectées respectivement au noeud d'application de la tension d'alimentation <I>(t) et au noeud de sortie s de la cellule, et dont l'électrode de commande est connectée au noeud de sortie s de la cellule.
La figure 13 est un diagramme illustrant le fonctionnement de la cellule de la figure 12. Plus particulièrement, la figure 13 illustre l'évolution, en fonction du temps, de la tension d'alimentation O(t), du signal logique d'entrée A, et du signal logique de sortie S de la cellule de la figure 12.
Dans l'exemple représenté, la tension d'alimentation O(t) est une tension trapézoïdale. Plus particulièrement, dans cet exemple, chaque période τ de la tension O(t) comprend quatre phases successives PI, P2, P3 et P4 sensiblement de même durée Τ=τ/4. Lors de la phase PI, la tension <B(t) croit linéairement depuis une valeur basse, par exemple de l'ordre de 0 V, jusqu'à une valeur haute VDD. Lors de la phase P2, la tension O(t) reste sensiblement égale à sa valeur haute VDD. Lors de la phase P3, la tension <B(t) décroit linéairement depuis sa valeur haute VDD jusqu'à sa valeur basse. Lors de la phase P4, la tension O(t) reste sensiblement égale à sa valeur basse.
Les signaux logiques A et S sont synchronisés sur la tension d'alimentation O(t) qui sert aussi de signal d'horloge. Les tensions définissant les signaux logiques A et S présentent une variation périodique de forme sensiblement identique à celle de la tension d'alimentation variable O(t). Le signal logique A ou S est à l'état haut lorsque l'amplitude de la tension variable périodique le définissant est à un niveau haut, par exemple proche de l'amplitude VDD de la tension d'alimentation <I>(t). Le signal logiques A ou S est à l'état bas lorsque l'amplitude de la tension variable périodique le définissant est à un niveau bas, par exemple proche de 0 V. Le signal A présente une avance de phase de l'ordre de τ/4 sur la tension d'alimentation O(t) . Le signal S est quant à lui en phase avec la tension d'alimentation O(t) .
Dans l'exemple représenté, le signal d'entrée A est à l'état haut pendant deux périodes τ successives, puis passe à l'état bas.
Lorsque le signal A est à l'état haut, la capacité du condensateur Cl passe progressivement de sa valeur basse Clq0w à sa valeur haute Cl^g^ pendant la phase PI de croissance linéaire du signal A. A la fin de la phase PI, lorsque la capacité du condensateur Cl est à sa valeur haute Cl^-Lg^, la tension de sortie de la cellule est sensiblement égale à la tension d'alimentation O(t), qui, à ce stade, est approximativement nulle (fin de la phase P4 de la tension O(t) ) . Pendant la phase P2 du signal A, la capacité du condensateur Cl reste à sa valeur haute Clftigh' et la tension de sortie de la cellule suit sensiblement la croissance linéaire de la tension d'alimentation <I>(t) (phase PI de la tension O(t)). Pendant la phase P3 de décroissance linéaire du signal A, la capacité du condensateur Cl décroît progressivement depuis sa valeur haute Clftigh jusqu'à sa valeur basse Clyow. Le condensateur Cm du circuit de maintien étant commandé par le signal de sortie S de la cellule, la capacité du condensateur Cm est à sa valeur haute Crrihigh au début de la phase P3 du signal A. La mise en parallèle des condensateurs Cl et Cm permet de maintenir la capacité équivalente entre le noeud d'alimentation <I>(t) et le noeud de sortie s de la cellule à une valeur relativement haute pendant la phase P3 du signal A. Ainsi, le signal S reste sensiblement égal à la valeur de la tension d'alimentation O(t) (c'est-à-dire à la valeur VDD) pendant toute la durée de la phase P3 du signal A (correspondant à la phase P2 de la tension d'alimentation <I>(t)). Pendant la phase P4 du signal A, correspondant à la phase P3 de la tension d'alimentation <I>(t), la tension O(t) décroît linéairement depuis sa valeur haute VDD jusqu'à une valeur sensiblement nulle (par décharge à travers le condensateur Cm qui reste à sa valeur haute au début de la décharge, puis prend sa valeur basse) . Il en résulte que la tension de sortie de la cellule décroît progressivement jusqu'à une valeur sensiblement nulle. Dans le même temps, la capacité du condensateur Cm décroit progressivement jusqu'à sa valeur basse Cmlow·
Lorsque le signal A est à l'état bas, les capacités des condensateurs Cl et Cm restent en permanence à leurs valeurs basses, de sorte que la tension de sortie S de la cellule reste toujours sensiblement nulle.
En pratique, le dispositif de maintien et de remise à zéro peut parfois être omis. En particulier, dans certains cas, un phénomène physique peut avoir le même effet de maintien et de remise à zéro. Par exemple, dans des dispositifs électromécaniques à commande électrostatique, la force électrique peut être supérieure à la force de rappel et maintenir le dispositif dans sa position même lorsque la tension de commande est revenue à une valeur nulle. Les forces d'adhésion peuvent avoir le même effet.
En pratique, la tension d'alimentation trapézoïdale <B(t) peut être approximée par une tension sinusoïdale de période τ.
Plus généralement, toutes les cellules logiques de base et les circuits logiques décrits en relation avec les figures 2 à 11 peuvent être adaptés pour présenter un fonctionnement adiabatique du type décrit en relation avec la figure 12. Pour cela, on peut notamment prévoir de remplacer la tension d'alimentation continue λ/DD des cellules décrites en relation avec les figures 2 à 11 par la tension d'alimentation variable périodique O(t) de la cellule de la figure 12, et d'ajouter aux cellules décrites en relation avec les figures 2 à 11 un circuit de maintien du type décrit en relation avec la figure 12.
Par ailleurs, une logique dynamique non adiabatique peut aussi être mise en oeuvre à partir de condensateurs à capacités variables, en remplaçant la tension d'alimentation variable <I>(t) des cellules par une tension continue, et en introduisant un signal d'horloge supplémentaire (non représenté) pour la synchronisation des cellules.
Par rapport aux circuits logiques adiabatiques connus, et en particulier ceux à base d'interrupteurs micro ou nanoélectromécaniques décrits dans les demandes de brevet FR2978311 et FR3009722 susmentionnées et dans l'article de S. Houri et al. susmentionné, dont les contenus sont considérés comme faisant partie intégrante de la présente description, la logique adiabatique à base de condensateurs à capacité variable a pour avantage que la consommation dynamique non adiabatique résiduelle liée aux effets de seuil est entièrement supprimée.
La figure 14 est un schéma électrique d'un autre exemple d'une cellule logique selon le deuxième mode de réalisation.
La cellule de la figure 14 comprend sensiblement les mêmes éléments que la cellule de la figure 12, à ceci près que, dans la cellule de la figure 14, le condensateur Cm est un condensateur à variation de capacité opposée à celle du condensateur Cl. Plus particulièrement, dans l'exemple représenté, le condensateur Cl est à variation positive de capacité et le condensateur Cm est à variation négative de capacité. De plus, dans la cellule de la figure 14, l'électrode de commande du condensateur Cm n'est pas connectée au noeud de sortie s de la cellule. La cellule de la figure 14 comprend en outre un circuit logique complémentaire comportant un condensateur à capacité variable Cl' identique ou similaire au condensateur Cl, et un condensateur à capacité variable Cm' identique ou similaire au condensateur Cm. Les condensateurs Cl' et Cm' sont reliés en parallèle entre le noeud d'application de la tension d'alimentation Φ de la cellule et un noeud de sortie complémentaire s' de la cellule. Le noeud de sortie s' présente une capacité de sortie Cl'. L'électrode de commande du condensateur Cl est reliée à un noeud el' d'application d'un signal logique A complémentaire du signal A appliqué sur le noeud el. Le noeud de sortie s' fournit un signal de sortie S = A complémentaire du signal S fourni par le noeud de sortie s. L'électrode de commande du condensateur Cm est connectée au noeud s', et l'électrode de commande du condensateur Cm' est connectée au noeud s.
Pendant les phases de montée et de descente du signal d'alimentation O(t), la capacité du condensateur Cm est maintenue à sa valeur haute puisqu'elle est commandée par la sortie complémentaire s' qui est à l'état bas. Dans ce cas, le signal d'alimentation est transmis sur la sortie s par le condensateur Cm. Un fonctionnement inverse est obtenu pour le circuit complémentaire.
La figure 15 est un schéma de principe illustrant, sous fome de bloc, différents éléments que peut comprendre une cellule logique à capacité variable selon le premier ou deuxième mode de réalisation.
La cellule de la figure 15 comprend un circuit principal PR (représenté en partie gauche de la figure), et peut comprendre un circuit complémentaire CP (représenté en partie droite de la figure) . Le circuit complémentaire CP permet de réaliser la fonction complémentaire de celle réalisée par le circuit principal PR. Ceci permet de mettre en oeuvre un fonctionnement différentiel, et permet en outre de pouvoir réaliser des circuits logiques en utilisant uniquement des condensateurs à variation de capacité positive, ou uniquement des condensateurs à variation de capacité négative. Seul le circuit principal PR sera détaillé ci-après, le circuit CP étant le complément du circuit PR.
Le circuit PR comprend un bloc F comprenant un ou plusieurs condensateurs à capacité variable, adapté à mettre en oeuvre une fonction logique F à k entrées ei (où k est un entier supérieur ou égal à 1 et i est un entier allant de 1 à k) et une sortie s fournissant un signal logique S. Le bloc F est connecté à un noeud d'application d'une tension d'alimentation continue (dans le cas d'une cellule logique statique ou d'une cellule logique dynamique non adiabatique) ou variable (dans le cas d'une cellule logique adiabatique) fournie par une source de tension non représentée.
Dans le cas d'une cellule logique adiabatique, la cellule peut comprendre un premier circuit de maintien HOLD connecté entre le noeud et le noeud s, par exemple un circuit du type décrit en relation avec la figure 12.
La cellule peut en outre comprendre un bloc F à k entrées ei', adapté à mettre en oeuvre la fonction logique F complémentaire de la fonction F. La sortie du bloc F est connectée au noeud s. Les entrées ei' sont destinées à recevoir les signaux complémentaires des signaux appliqués sur les entrées ei du bloc F, de sorte que les signaux de sortie des blocs F et F sont identiques.
La cellule peut de plus comprendre un bloc d'initialisation INIT, connecté d'une part au noeud de sortie s et d'autre part à un noeud REF d'application d'un potentiel de référence, par exemple la masse. Le bloc INIT peut être un circuit d'initialisation du type décrit en relation avec la figure 4, pemettant de réinitialiser le potentiel du noeud de sortie s à une valeur de référence. On notera que dans le cas d'une logique dynamique, adiabatique ou non adiabatique, ou dans le cas d'une logique statique, la réinitialisation du noeud s peut par exemple être mise en oeuvre à chaque cycle d'horloge.
Les figures 16A et 16B sont des vues en coupe d'un exemple de réalisation d'un condensateur à capacité variable micro ou nanoélectromécanique susceptible d'être utilisé dans une cellule logique capacitive selon le premier ou deuxième mode de réalisation.
Le condensateur des figures 16A et 16B est un condensateur à variation positive de capacité. Ce condensateur comprend une partie fixe et une partie mobile. La partie fixe comprend une première électrode principale 101 du condensateur, et une couche diélectrique 103 revêtant une face (la face supérieure dans l'orientation de la figure) de l'électrode 101. L'électrode 101 est destinée à être connectée à un dispositif extérieur, par exemple au noeud de sortie s dans une cellule logique capacitive du type décrit en relation avec la figure 3. L'électrode 101 est montée solidaire d'une pièce métallique 105, par exemple un bras ou une plaque métallique, par l'intermédiaire d'une pièce isolante 107, de façon que l'électrode 101 soit isolée électriquement de la pièce 105. La pièce 105 forme une électrode de référence de commande du condensateur, destinée à être connectée à un noeud de référence d'un circuit, par exemple au noeud GND dans une cellule logique capacitive du type décrit en relation avec la figure 3. La partie mobile comprend la deuxième électrode principale 109 du condensateur. L'électrode mobile 109 est située en regard de la couche diélectrique 103 revêtant l'électrode 101. L'électrode 109 est destinée à être connectée à un dispositif extérieur, par exemple au noeud d'alimentation VDD dans une cellule logique capacitive du type décrit en relation avec la figure 3. L'électrode 109 est montée solidaire d'une pièce métallique 111, par exemple un bras ou une plaque métallique, par l'intermédiaire d'une pièce isolante 113, de façon que l'électrode 109 soit isolée électriquement de la pièce 111. La pièce métallique 111 est située en regard de la pièce métallique 105.
La pièce 111 forme une électrode de commande du condensateur, destinée à être connectée à un noeud d'application d'un signal de commande de la capacité du condensateur, par exemple le noeud d'entrée el dans une cellule logique capacitive du type décrit en relation avec la figure 3. L'application d'une tension de commande positive de niveau haut, par exemple proche de VDD, sur la pièce métallique 111 (référencée par rapport à la pièce métallique 105), conduit à rapprocher la pièce 111 de la pièce 105, et donc l'électrode 109 de l'électrode 101 (par exemple jusqu'à mettre l'électrode 109 en contact avec la couche 103). Il en résulte une augmentation de la capacité formée entre les électrodes 101 et 109. Cette configuration est illustrée par la figure 16B. L'application d'une tension de commande de niveau bas, par exemple une tension négative ou une tension proche de 0 V, sur la pièce métallique 111, conduit à éloigner la pièce 111 de la pièce 105, et donc l'électrode 109 de l'électrode 101. Il en résulte une diminution de la capacité formée entre les électrodes 101 et 109. Cette configuration est illustrée par la figure 16A.
Les figures 17A et 17B sont des vues en coupe d'un autre exemple de réalisation d'un condensateur à capacité variable micro ou nanoélectromécanique susceptible d'être utilisé dans une cellule logique capacitive selon le premier ou deuxième mode de réalisation.
Le condensateur des figures 17A et 17B est un condensateur à variation négative de capacité. Ce condensateur comprend une partie fixe et une partie mobile. La partie fixe comprend une première électrode principale 201 du condensateur, et une couche diélectrique 203 revêtant une face (la face inférieure dans l'orientation de la figure) de l'électrode 201. L'électrode 201 est destinée à être connectée à un dispositif extérieur, par exemple au noeud d'alimentation VDD dans une cellule logique capacitive du type décrit en relation avec la figure 2. La partie mobile comprend la deuxième électrode principale 205 du condensateur. L'électrode mobile 205 est située en regard de la couche diélectrique 203 revêtant l'électrode 201. L'électrode 205 est destinée à être connectée à un dispositif extérieur, par exemple au noeud de sortie s dans une cellule logique capacitive du type décrit en relation avec la figure 2. L'électrode 205 est montée solidaire d'une pièce métallique 207, par exemple un bras ou une plaque métallique, par l'intermédiaire d'une pièce isolante 209, de façon que l'électrode 205 soit isolée électriquement de la pièce 207. La pièce 207 forme une électrode de commande du condensateur, destinée à être connectée à un noeud d'application d'un signal de commande de la capacité du condensateur, par exemple le noeud d'entrée el dans une cellule logique capacitive du type décrit en relation avec la figure 2. La partie fixe du condensateur comprend en outre, du côté de l'électrode mobile 205 opposé à l'électrode 201, une électrode secondaire 211 revêtue d'une couche diélectrique 213 du côté de sa face tournée vers l'électrode 205. L'électrode secondaire 211 est connectée électriquement à une pièce métallique 215, par exemple un bras ou une plaque métallique, située en regard de la pièce métallique 207. La pièce métallique 215 forme une électrode de référence de commande du condensateur, destinée à être connectée à un noeud de référence d'un circuit, par exemple au noeud GND dans une cellule logique capacitive du type décrit en relation avec la figure 2. L'électrode mobile 205 est adaptée à se déplacer librement entre les électrodes 201 et 211, pour s'éloigner de l'électrode 201 en se rapprochant de l'électrode 211, ou inversement. L'application d'une tension de commande positive de niveau haut, par exemple proche de VDD, sur la pièce métallique 207 (référencée par rapport à la pièce métallique 215), conduit à rapprocher la pièce 207 de la pièce 215, et donc à éloigner l'électrode 205 de l'électrode 201 (par exemple jusqu'à mettre l'électrode 205 en contact avec la couche diélectrique 213 revêtant l'électrode 211). Il en résulte une diminution de la capacité formée entre les électrodes 205 et 201. Cette configuration est illustrée par la figure 16B. L'application d'une tension de commande de niveau bas, par exemple une tension négative ou une tension proche de 0 V, sur la pièce métallique 207, conduit à éloigner la pièce 207 de la pièce 215, et donc à rapprocher l'électrode 205 de l'électrode 201 (par exemple jusqu'à mettre l'électrode 205 en contact avec la couche diélectrique 203 revêtant l'électrode 201). Il en résulte une augmentation de la capacité formée entre les électrodes 205 et 201. Cette configuration est illustrée par la figure 17A.
Un avantage des modes de réalisation décrits dans la présente demande est qu'un condensateur à capacité variable présente des courants de fuite nuis ou négligeables par rapport à un transistor. La consommation statique des cellules logiques peut donc être considérablement réduite par rapport à des technologies à base de transistors.
En outre, les modes de réalisation décrits ne présentent pas les inconvénients susmentionnés des solutions à base d'interrupteurs microélectromécaniques ou nanoélectromécaniques, liés aux résistances de contact élevées de ces interrupteurs.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas à l'utilisation de condensateurs à capacité variable du type décrit en relation avec les figures 16A, 16B, 17A et 17B. Plus généralement, tout type de condensateur à capacité variable peut être utilisé pour réaliser des cellules logiques selon le premier ou deuxième mode de réalisation. On pourra notamment utiliser des condensateurs à capacité variable basés sur des variations de la surface des électrodes pour faire varier la capacité, ou des condensateurs à capacité variable basés sur des variations de la distance inter-électrode (cas des figures 16A, 16B, 17A et 17B), ou encore des condensateurs à capacité variable basés sur des variations de la constante diélectrique du matériau diélectrique situé entre les électrodes. A titre d'exemple, on pourra utiliser des condensateurs à capacité variable à base de matériaux piézoélectriques ou ferromagnétiques ou à changement de phase.
En outre, bien que l'on ait décrit ci-dessus uniquement des exemples de réalisation basés sur des signaux logiques à deux états, les modes de réalisation décrits peuvent être adaptés à la mise en oeuvre d'une logique multi-niveau, c'est-à-dire dans laquelle les signaux de données peuvent prendre un nombre d'états discrets supérieur à 2.
Par ailleurs, dans les modes de réalisation décrits ci-dessus, on a considéré que la capacité de sortie Cp des cellules logiques est formée uniquement par les capacités parasites des différents éléments connectés au noeud de sortie de la cellule. A titre de variante, les cellules logiques peuvent comporter un condensateur spécifique supplémentaire, non représenté, à capacité fixe ou à capacité variable, connecté entre le noeud de sortie s et le noeud de référence GND des cellules, en parallèle de la capacité Cp. La prévision d'un tel condensateur supplémentaire peut notamment permettre de minimiser l'influence de 1'environnement de la cellule sur son comportement.
LOGIC CELL WITH LOW CONSUMPTION
Field
The present application relates to the field of integrated circuits comprising cells implementing logic functions, also called logic cells or logic gates. The present application relates more particularly to low power logic cells, and an integrated circuit comprising such logic cells.
Presentation of the prior art
The logic circuits of the state of the art are generally made based on field effect transistors, for example in CMOS technology (of the English "Complementary Metal-Oxide Semiconductor") which associates two complementary MOS transistors, one type N, the other type P, on the same support.
FIG. 1 is an electrical diagram of an example of an inverting logic cell, that is to say carrying out the basic function NON, in CMOS technology. This cell comprises a series association of an N-channel MOS transistor T1 and a P-channel MOS transistor T2 between a GND node for applying a reference potential of the circuit (for example the ground) and a node. λ / DD for applying a DC supply voltage referenced with respect to the GND node. More particularly, the transistor T1 has its source connected to the node GND and its drain connected to the drain of the transistor T2, and the transistor T2 has its source connected to the node VDD. The gates of the transistors T1 and T2 are connected to the same node and the application of an input logic signal A. The drains of the transistors T1 and T2 are connected to the same node for supplying an output logic signal. For the sake of simplicity, the supply voltage of the cell is designated by the same reference VDD as the node to which it is applied. In this example, the input A and output S signals are referenced voltages with respect to the GND node. In FIG. 1, a capacitor C1 connected between the output node s and the reference node GND has been represented, schematizing the output capacity of the cell. In practice, the output capacitance Cp does not correspond to a component specifically made and connected to the output node s of the cell, but represents the sum of the parasitic capacitances of the various elements connected to the node s, in particular the interconnection tracks, the transistors T1 and T2, or another logic cell (not shown) whose input is connected to the node s.
The operation of the inverter of Figure 1 is as follows. When the input signal A is at a high state, for example at a value close to the supply voltage VDD, the transistor T2 is off and the transistor T1 is on. As a result, the signal S is kept at a low state, close to 0 V. When the input signal A is at a low state, for example at a value close to 0 V, the transistor T1 is off and the transistor T2 is passing. As a result, the signal S is kept in a high state, close to VDD. The cell of FIG. 1 thus realizes an inverter function, that is to say that the output logic signal S is equal to the complement A of the input logic signal A. The inverter of FIG. comprises as a resistive voltage divider bridge with controllable resistors, the controllable resistors being constituted by the transistors T1 and T2. Indeed, if we call Rpi the resistance of the transistor
T1 and Rt2 the resistance of the transistor T2, the value of the output voltage of the cell is expressed as follows:
When the transistors T1 and T2 are respectively in the off state and in the on state, the resistor Rti is relatively large and the resistance Rg is relatively small. The term R ^ y / (RTi + RT2) is then close to 1, and the signal S is close to VDD. When the transistors T1 and T2 are respectively on and off, the resistor RT1 is relatively small and the resistance R1g is relatively large. The term Riq / (Riq + RT2) is then close to 0, and the signal S is close to 0 V.
More generally, all the basic logic functions commonly used in integrated circuits can be realized by cells having architectures of the same type as that of FIG. 1, that is to say having transistors mounted in voltage dividing bridges. resistive.
The logic cells based on transistors mounted in resistive bridges, however, have limitations in terms of power consumption. In particular, it can be demonstrated that a cell of the type described in relation with FIG. 1 dissipates, at each change of state of its input signal, a quantity of energy E given by the relation:
To reduce the dynamic consumption of the cells, one can seek to reduce the supply voltage VDD cells. However, in practice, the reduction of the supply voltage is accompanied by an increase in the leakage currents in the transistors, and therefore in the static consumption of the cells.
Another type of logic cell, called adiabatic, has been proposed to reduce the dynamic consumption of cells. In adiabatic logic, rather than suddenly loading and unloading the output capacitors Cp of the cells at each change of state, as is done in conventional logic, it is sought to carry out the charges and discharges of the capacitors Cp in a progressive manner. For this, the DC supply voltage VDD used in conventional logic is replaced by a periodic variable supply voltage. The adiabatic logic is a dynamic logic, that is, the output states of the logic cells are only available for a fraction of the period of the clock signal formed by the supply voltage. If T denotes the charging or discharging time of the capacitor Cp, by the resistance of the transistor T1 or T2 used to charge or discharge the capacitor C1, and if a periodic alternating supply voltage of 0 is considered. V to VDD, we can show, as a first approximation, that the quantity of energy E dissipated during a change of state of a cell is expressed by the relation:
Thus, if the duration T of charge and discharge of the capacitances Cp of the cells is chosen sufficiently high in front of the time constant R ^ C1 of the cells, the energy dissipated at each change of state can be significantly reduced compared to conventional logic circuits of the type described in relation with FIG.
The operating principles of the adiabatic logic are described in various publications, and in particular in the article entitled "Low power Digital Systems based on adiabatic switching principles", WC Athas, IEEE transactions on VLSI Systems VOL 2, No. 4 December 1994 .
In practice, the adiabatic logic circuits realized in CMOS technology, also present limitations in terms of consumption. In particular, a MOS transistor always having a non-zero threshold voltage, there inevitably remains a residual non-adiabatic energy dissipation at each switching of the transistors of the cell. The reduction of the threshold voltage of the transistors in advanced CMOS technologies makes it possible to reduce this non-adiabatic dynamic dissipation, but is generally accompanied by an increase in the leakage currents, and therefore in the static consumption of the cells.
The French patent applications FR2978311 of July 22, 2011 and FR3009722 of August 14, 2013, previously filed by the applicant, as well as the article entitled "Limits of CMOS Technology and Interest of NEMS Relays for Adiabatic Logic Applications", by S. Houri and al. (IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I, DECEMBER 2014), describe adiabatic logic circuits in which the MOS transistors are replaced by microelectromechanical or nanoelectromechanical switches. The use of electromechanical switches makes it possible to significantly reduce the static consumption, these switches having neglected or negligible leakage currents in the off state. In addition, since the closing and opening control voltages of a microelectromechanical or nanoelectromechanical switch are relatively small compared with the threshold voltage of a MOS transistor, the residual non-adiabatic dynamic consumption related to the effects of thresholds can be significantly reduced by compared to adiabatic logic circuits based on MOS transistors.
In practice, however, the use of microelectromechanical or nanoelectromechanical switches presents difficulties. Indeed, these switches often have relatively high on-resistance, particularly related to the poor quality of the electrical contact between the fixed conductive portion and the movable conductive portion of the switch. This results in additional energy dissipation which partially cancels the gain provided by the implementation of adiabatic logic. summary
Thus, an embodiment provides an integrated circuit logic cell comprising at least a first variable capacitance capacitor having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced by to a reference node of the cell for varying the capacitance between the first and second main electrodes, the third electrode being connected to an application node of a first input logic signal of the cell, and the first and second electrodes being respectively connected to an application node of a supply voltage of the cell and to a supply node of a logic output signal of the cell.
According to one embodiment, the first capacitor is a capacitive capacitance capacitor.
According to one embodiment, the first capacitor is a negative capacitance capacitance capacitor.
According to one embodiment, the cell further comprises a second capacitor with variable capacitance having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced with respect to the reference node. of the cell to vary the capacitance between the first and second main electrodes, the third electrode of the second capacitor being connected to an application node of a second input logic signal of the cell, and the first and second electrodes of the second capacitor being respectively connected to the application node of the supply voltage of the cell and to the supply node of the output logic signal of the cell.
According to one embodiment, the first and second capacitors are capacitive capacitance capacitance capacitors and are connected in series between the application node of the cell supply voltage and the supply node of the output logic signal. the cell.
According to one embodiment, the first and second capacitors are negative capacity capacitance capacitors and are connected in series between the application node of the supply voltage of the cell and the supply node of the output logic signal. the cell.
According to one embodiment, the first and second capacitors are capacitive capacitance capacitance capacitors and are connected in parallel between the application node of the cell supply voltage and the supply node of the output logic signal. the cell.
According to one embodiment, the first and second capacitors are capacity-negative capacitance capacitors and are connected in parallel between the application node of the supply voltage of the cell and the supply node of the output logic signal. the cell.
According to one embodiment, the cell comprises a reset switch connecting the supply node of the output logic signal of the cell to the reference node of the cell.
According to one embodiment, the supply voltage of the cell is a DC voltage.
According to one embodiment, the supply voltage of the cell is a periodic variable voltage.
According to one embodiment, the cell further comprises a holding circuit comprising a variable capacity capacitor having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced relative to at a reference node of the cell for varying the capacitance between the first and second main electrodes, the third electrode of the capacitance capacitor of the holding circuit being connected to the supply node of the output logic signal of the cell, and the first and second electrodes of the variable capacitance capacitor of the holding circuit being respectively connected to the application node of the supply voltage of the cell and to the supply node of the logic output signal of the cell.
According to one embodiment, the supply voltage is trapezoidal or sinusoidal.
According to one embodiment, the first capacitor with variable capacitance is of the micro or nanoelectromechanical type.
According to one embodiment, the capacity variation of the first capacitor with variable capacity is obtained by varying the surface of its main electrodes, or by varying the distance between its main electrodes, or by varying the dielectric constant of a material separating its main electrodes.
According to one embodiment, the variable capacity capacitor has leakage currents of less than 1 nA and preferably less than 1 pA.
Another embodiment provides an integrated circuit comprising a series association of a plurality of logic cells of the aforementioned type.
Brief description of the drawings
These characteristics and their advantages, as well as others, will be described in detail in the following description of particular embodiments made in a non-limiting manner in relation to the attached figures, in which: FIG. 1, previously described, is an electrical diagram an example of a logical cell; Figure 2 is an electrical diagram of an example of a logic cell according to a first embodiment; Fig. 3 is an electrical diagram of another example of a logic cell according to the first embodiment; Figure 4 is an electrical diagram of an alternative embodiment of a logic cell according to the first embodiment; FIG. 5 is a simplified block diagram of a circuit comprising a plurality of logic cells according to the first embodiment; Figure 6 is a diagram illustrating the behavior of the circuit of Figure 5; Fig. 7 is an electrical diagram of another example of a logic cell according to the first embodiment; Fig. 8 is a circuit diagram of another example of a logic cell according to the first embodiment; Fig. 9 is a circuit diagram of another example of a logic cell according to the first embodiment; Fig. 10 is a circuit diagram of another example of a logic cell according to the first embodiment; Figure 11 is an electrical diagram of an alternative embodiment of a logic cell according to the first embodiment; Fig. 12 is an electrical diagram of an example of a logic cell according to a second embodiment; Fig. 13 is a diagram illustrating the operation of the cell of Fig. 12; Fig. 14 is a circuit diagram of another example of a logic cell according to the second embodiment; Fig. 15 is a block diagram illustrating, in block form, a logic cell according to the first or second embodiment; Figs. 16A and 16B are sectional views of an exemplary embodiment of a variable capacity capacitor of a logic cell according to the first or second embodiment; and Figs. 17A and 17B are cross-sectional views of an alternative embodiment of a variable capacitance capacitor of a logic cell according to the first or second embodiment.
detailed description
The same elements have been designated with the same references in the various figures and, moreover, the various figures are not drawn to scale. Unless otherwise specified, the terms "approximately", "substantially", "about" and "of the order of" mean within 20%, preferably within 10%. In the present description, the term "connected" is used to denote a direct electrical connection, without intermediate electronic component, for example by means of one or more conductive tracks, and the term "coupled" or the term "connected", for designate a link that can be direct (meaning "connected") or that can be achieved through one or more components. In the examples described, the logical input and output signals of a logic cell correspond to referenced voltages with respect to a reference node GND of the cell, whose level determines the value, high or low, of the logic signal. . Unless otherwise specified, the term "logic signal" means a signal that can only take two values, a high value corresponding, for example, to a voltage close to the supply voltage of the cell, or a low value corresponding, for example, to a voltage. close to 0 V.
According to one aspect of the described embodiments, a new logic cell architecture based not on resistance variations, but on capacitance variations of one or more capacitive elements with variable capacitance, for example capacitors with variable capacitance, is provided. . One advantage is that in principle, a current can not flow permanently in a set of one or more capacitive elements connected to each other. The static consumption of such an architecture is therefore zero or almost zero. More particularly, capacitive elements having a variable capacitance having zero or negligible leakage resistances, and thus negligible or negligible leakage currents, for example leak currents at least 100 times lower than those of a MOS transistor, are considered more particularly here. By way of example, variable capacity capacitive elements having leakage currents of less than 1 nA and preferably less than 1 pA are considered here. It should be noted that the higher the operating frequency of the logic cells, the higher the leakage currents of the capacitive elements with variable capacitance can be, without this entailing a significant degradation of the total consumption of the cell. For example, at an operating frequency of the order of 1 GHz, leakage currents of the order of 1 nA can be tolerated without significantly degrading the consumption of the cell, the dynamic consumption during a period of operation being negligible in front of the dynamic power. For an operating frequency of the order of 1 MHz, capacitive elements having leakage currents of the order of 1 pA or less will preferably be chosen.
According to a first embodiment, the logic cells are powered by a DC voltage, and the logic produced by the cells is so-called static logic, that is to say that the states of the cell output signals are available to any moment, and not only during a fraction of a period of a clock signal.
Fig. 2 is an electrical diagram of an example of a logic cell according to the first embodiment. The cell of Figure 2 is an inverting cell. This cell comprises a capacitor C1 with variable capacitance having two main electrodes separated by an insulating region, for example a dielectric layer, and a third electrode for receiving a control voltage to vary the capacitance between the main electrodes. In this example, the capacitor C1 is a negative capacitance capacitance capacitor, that is to say that the capacitance of the capacitor C1 takes a low value when the voltage applied to the control electrode is at a high value, and takes a high value when the voltage applied to the control electrode is at a low value. The two main electrodes of the capacitor C1 are respectively connected, and preferably connected, to a VDD node for applying a DC supply voltage referenced with respect to the GND node, and to a node for supplying a logic signal. S output of the cell. The control electrode of the capacitor C1 is connected to, and preferably connected to, a node el for application of an input logic signal A of the cell. For the sake of simplification, the supply voltage of the cell is designated by the same reference VDD as the node on which it is applied. The nodes el and s are floating nodes, that is to say not connected to an application node of a reference potential or supply of the cell. In FIG. 1, a capacitor C1 connected between the output node s and the reference node GND has been represented, schematizing the output capacity of the cell. In practice, the output capacitance Cp does not correspond to a component specifically made and connected to the output node s of the cell, but represents the sum of the capacities of the various elements connected to the node s, in particular interconnection tracks, the transistors T1 and T2, or another logic cell (not shown) whose input can be connected to the node s. The inverter of FIG. 2 behaves as a capacitive voltage divider bridge having a controllable capacitance corresponding to the capacitance of the capacitor C1, and a fixed capacitance formed by the capacitance Cp of the output node s of the cell. The output voltage of the inverter is expressed as follows:
By neglecting the effect of the series resistors of the circuit (relatively weak because resulting only from the electrical connections), it can be shown that this relation remains true at all times, including during the capacitor capacitor Cl variation phases. This property explains not only the formation of the logic states at the output of the cell, but also that the shape of the output current is related to the shape of the input signal and to the law expressing the capacitor capacity variation as a function of the control voltage applied to the capacitor, and not to the time constant of the circuit. As a result, if the signal applied at the input of the cell varies sufficiently progressively between the two logic levels, this progressivity is maintained at the output of the cell. Thus, the transient currents flowing in the cells do not go through high values, which limits the dissipation in the residual series resistors of the circuit. Thus, not only is static consumption zero or negligible, but in addition, dynamic consumption is reduced compared to architectures based on transistors.
When the input signal A is at a high state, the capacitance of the capacitor C1 takes a low value C1] _ow, and the output signal S is at a low state. When the input signal A is in a low state, the capacitance of the capacitor C1 takes a high value C1 higher than the low value C1] _ow, and the output signal S is at a high state. The cell of FIG. 2 thus performs an inverter function (S = A).
More generally, all the basic logic functions commonly used in integrated circuits can be realized by cells having architectures of the same type as that of FIG. 2, that is to say based on a capacitive bridge comprising at least one capacitor with controllable capacity. Examples of cells adapted to implement the logical functions AND, OR, NAND, NOT OR, as well as the buffer function, will be described in particular below. All combinatorial and / or sequential logic functions commonly used in integrated circuits can be synthesized from these basic cells. It will be noted in particular that all combinatorial and / or sequential logic functions commonly used in integrated circuits can be synthesized from two-input and one-out NAND cells, or from the pair of cells (NO, AND), or again from the pair of cells (NO, OR).
FIG. 3 is an electrical diagram of an exemplary embodiment of a buffer type logic cell according to the first embodiment. The cell of FIG. 3 differs from the cell of FIG. 2 essentially in that, in the example of FIG. 3, the capacitor C1 is a capacitor with a positive capacitance variation, that is to say that the capacitance capacitor C1 takes a high value when the voltage applied to the control electrode is high, and takes a low value when the voltage applied to the control electrode is at a low value. As in the example of Figure 2, the output voltage of the cell is expressed as follows:
When the input signal A is at a high state, the capacitance of the capacitor C1 takes a high value Clpigp, and the output signal S is at a high state. When the input signal A is at a low state, the capacitance of the capacitor C1 takes a low value C1] _ow less than the high value Clp- ^ gp, and the output signal S is at a low state. The cell of FIG. 2 thus performs a buffer function (S = A). The advantages in terms of static and dynamic consumption are the same as in the negative capacity variation gate of Figure 2.
FIG. 4 is an electrical diagram of an alternative embodiment of the inverting cell of FIG. 2. The cell of FIG. 4 comprises the same elements as the cell of FIG. 2, arranged substantially in the same manner. The cell of FIG. 4 differs from the cell of FIG. 2 in that it further comprises a reset circuit comprising a resistor R in series with a switch SW between the output node s and the reference node GND of the cell (in parallel with the output capacitance Cp of the cell). The control terminal of the switch SW is connected to a node RST for applying a reset control signal of the cell. Closing the switch SW resets the output node s of the cell substantially to the potential of the reference node GND of the cell. Alternatively, the reset circuit may be adapted to reset the output node s to a reference potential other than the potential of the GND node. Although it has not been represented in all the figures, such a reset circuit can be provided in all the capacitive logic cells described in the present application, and in particular in the cells of FIGS. 3, 7, 8, 9 , 10 and 12.
In order that basic logic cells can be used for the implementation of complex functions in an integrated circuit, it is necessary on the one hand that the voltages corresponding to the high and low states of the output signal of a cell are clearly discernible, and on the other hand that the cells can be cascaded in series without the discrimination of the high and low states of the output signals being affected. In other words, the high and low states of the output logic signal of a cell must correspond to voltage levels that can be unambiguously interpreted as high and low states of the logic signal at the input of another cell.
In a cell of the type described with reference to FIGS. 2 to 4, the capacitor C1 can easily be chosen so that the values C1] _ow and C1 ^ g ^ are such that the voltages WEhCihigh / (C1high + CL) and VDD * cllow / (c11ow + cl) are clearly discernible.
FIG. 5 is a simplified block diagram of an example of a circuit comprising a plurality of logic cells according to the first embodiment, for example buffer cells of the type described with reference to FIG. 3, connected in series. In the example shown, the circuit comprises n logical cells F1, F2,... Fn connected in series, n being an integer greater than 1. In this example, the VDD node for applying the supply voltage is common. to all the cells of the circuit, and the GND node for applying the reference potential is common to all the cells of the circuit. With the exception of the cell F1, each cell Fi, with i integer ranging from 1 to n, has its input node el connected to the output node s of the fi-1 cell of rank i-1.
FIG. 6 is a diagram illustrating the behavior of the circuit of FIG. 5. More particularly the diagram of FIG. 6 comprises a curve 601 representing the evolution, for a buffer cell of the type described with reference to FIG. xs = Vs / VDD (ordinate) of the cell as a function of the normalized input voltage xe] _ = Ve] _ / VDD (abscissa) of the cell, Ve] _ and Vs respectively denoting the voltage applied to the input node el of the cell (defining the input logic signal A) and the voltage supplied to the output node s of the cell (defining the output logic signal S). The diagonal (line of equation xs = xe) has also been drawn in broken lines on the diagram.
In the example shown, the curve 601 is an increasing monotonous curve. The normalized voltage xs has a minimum value xSmin greater than 0 (of the order of 0.19 in the example shown) for xei = 0, corresponding to the minimum value that the capacity of the capacitor C1 can take. The normalized voltage xs also has a maximum value xSmax less than 1 (of the order of 0.88 in the example shown) for xe] _ = 1, corresponding to the maximum value that can take the capacitance of the capacitor Cl. x 'abscissa] _ = 0 and xel = xd' with x ^ between 0 and 1, the curve 601 has a slope less than 1, that is to say less than the slope of the diagonal. Curve 601 intersects the diagonal one time at a point of abscissa xe] _ = xc, with xc between 0 and x ^. Between the abscissa xel = xd and xel = xf 'with xf between x ^ and 1, the curve 601 has a slope greater than 1, that is to say greater than the diagonal slope. Curve 601 cuts the diagonal a second time at a point of abscissa xe] _ = xe, with xe between and Xf. Between the abscissa points xel = xf and xel = 1, the curve 601 again has a slope less than 1. The curve 601 intersects the diagonal a third time at a point of abscissa xel = xg / with Xg included between Xf and 1. In the example shown, the abscissae xc, x ^, xe, Xf and Xg are respectively of the order of 0.23, 0.54, 0.67, 0.72 and 0.87. It will be noted that the curve of FIG. 6 has been plotted for a capacitive micro or nanoelectromechanical capacitor Cl of the type described hereinafter with reference to FIGS. 16A and 16B. More generally, this type of curve can be obtained regardless of the realization technology of the capacitor variable capacitance voltage controllable cell.
When a voltage xel = xel] _ow between xc and xe is applied to the input of the cell F1 of the circuit of FIG. 5, it is found that the output voltage supplied to the output node S of the cell Fn tends, when n increases, to converge to a stable point 603 of abscissa xel = xc of the curve 601, corresponding to the first point of intersection between the curve 601 and the diagonal. When we apply on the input el of the cell Fl of the circuit of Figure 5 a voltage xel = xel] 1-i_g] 1 between xe and Xg, it is found that the output voltage supplied on the output node S of the cell Fn tends, when n increases, to converge towards a stable point 605 of abscissa xel = xg of the curve 601, corresponding to the third point of intersection between the curve 601 and the diagonal.
Thus, the diagram of FIG. 6 shows that the capacitive logic cells of the type described above can be cascaded in series without the discrimination of the high and low states of the logic signals being affected. By way of example, the high and low states of the logic signals in a circuit based on capacitive logic gates of the type described above can respectively correspond, in normalized values, to voltages greater than xe + Δ, and to voltages lower than xe-Δ, where Δ is a safety margin, for example in the range from 0.05 to 0.1.
FIG. 7 is an electrical diagram of an exemplary embodiment of a logic cell of the NAND type according to the first embodiment. The cell of FIG. 7 differs from the cell of FIG. 2 essentially in that it comprises not a single but two capacitance capacitors C1 and C2 connected in series by their main electrodes between the supply node VDD and the output node s of the cell. In the example shown, the capacitor C1 is connected to the supply node VDD, and the capacitor C2 is connected to the output node s of the cell. In this example, the capacitors C1 and C2 are both capacitive capacitance capacitors. Capacitors C1 and C2 of the cell of FIG. 7 are, for example, identical or similar to capacitor C1 of the cell of FIG. 2. The control electrode of capacitor C1 is connected, and preferably connected, to a node eld. application of a first input logic signal A of the cell, and the control electrode of the capacitor C2 is connected, and preferably connected, to an application node e2 of a second input logic signal B of the cell.
The cell of FIG. 7 behaves as a capacitive voltage divider bridge comprising a controllable capacitance corresponding to the equivalent capacitance Ceq = 1 / (1 / C1 + 1 / C2) of the series association of the capacitors C1 and C2, and a fixed capacity fomed by the capacitance Cp of the output node s of the cell. The output voltage of the cell is expressed as follows:
When the input signals A and B are in a high state, the capacitances of the capacitors C1 and C2 assume low values C1] _ow and C2] _ow (for example Clgow = c2low) and the output signal S is at a first voltage level. When the input signals A and B are in a low state, the capacitances of the capacitors C1 and C2 take high values Clhigh and c2high (For example
Clhigh = ^^ high) and the output signal S is at a second voltage level higher than the first level. When the input signals A and B are at different states, for example A = 1 and B = 0, the capacitances of the capacitors C1 and C2 take respectively a low value and a high value, and the output signal S is at a third voltage level between the first and second levels. Considering that the first voltage level corresponds to a low logic state of the signal S, and that the second and third voltage levels correspond to a logic high state of the signal S, the cell of FIG. 7 does indeed perform a NAND function
FIG. 8 is a circuit diagram of an exemplary embodiment of an AND type logic cell according to the first embodiment. The cell of FIG. 8 differs from the cell of FIG. 7 essentially in that, in the cell of FIG. 8, the capacitance capacitors C1 and C2 are capacitive capacitance capacitors.
When the input signals A and B are in a low state, the capacitances of the capacitors C1 and C2 assume low values C1] _ow and C2] _ow (for example C1] _ow = C2] _ow) and the output signal S is at a first level of tension. When the input signals A and B are in a high state, the capacitances of the capacitors C1 and C2 assume high values C 1 φ 1 and C 1 high (For example C 1 = CC 1 -L 2) and the signal of output S is at a second voltage level higher than the first level. When the input signals A and B are at different states, for example A = 1 and B = 0, the capacitances of the capacitors C1 and C2 take respectively a low value and a high value, and the output signal S is at a third voltage level between the first and second levels. Considering that the first and third voltage levels correspond to a low logic state of the signal S, and that the second voltage level corresponds to a logic high state of the signal S, the cell of FIG. 8 does indeed perform an AND function (S = AB).
FIG. 9 is a circuit diagram of an exemplary embodiment of a NOR OR logic cell according to the first embodiment. The cell of FIG. 9 differs from the cell of FIG. 7 essentially in that, in the cell of FIG. 9, capacitors with variable capacitance C1 and C2 are not connected in series but in parallel between the supply node VDD and the output node s of the cell.
The cell of FIG. 9 behaves like a capacitive voltage divider bridge comprising a controllable capacitance corresponding to the equivalent capacitance Ceq = C1 + C2 of the parallel association of the capacitors C1 and C2, and a fixed capacitance formed by the capacitance Cp the output node s of the cell. The output voltage of the cell is expressed as follows:
When the input signals A and B are in a high state, the capacitances of the capacitors C1 and C2 assume low values C1] _ow and C2gow (for example Clpow = C2gow) and the output signal S is at a first level. voltage. When the input signals A and B are in a low state, the capacitances of the capacitors C1 and C2 assume high values Clpigp and CCpigp (for example clhigh = c2high) and the output signal S is at a second higher voltage level. at the first level. When the input signals A and B are at different states, for example A = 1 and B = 0, the capacitances of the capacitors C1 and C2 take respectively a low value and a high value, and the output signal S is at a third voltage level between the first and second levels. Considering that the first and third voltage levels correspond to a low logic state of the signal S, and that the second voltage level corresponds to a logic high state of the signal S, the cell of FIG. 9 realizes a NOR function ( S = A + B).
Fig. 10 is an electrical diagram of an exemplary embodiment of an OR type logic cell according to the first embodiment. The cell of FIG. 10 differs from the cell of FIG. 9 essentially in that, in the cell of FIG. 10, the capacitance capacitors C1 and C2 are positive capacitance capacitance capacitors.
When the input signals A and B are in a low state, the capacitances of the capacitors C1 and C2 assume low values Clgow and C2] _ow (for example Clgow = C2] _ow) and the output signal S is at a first voltage level. When the input signals A and B are in a high state, the capacitances of the capacitors C1 and C2 take high values C1, igh and C2high (for example, Cl ^ igh = C2high) and the output signal S is at a second voltage level higher than the first level. When the input signals A and B are at different states, for example A = 1 and B = 0, the capacitances of the capacitors C1 and C2 take respectively a low value and a high value, and the output signal S is at a third voltage level between the first and second levels. Considering that the second and third voltage levels correspond to a logic high state of the signal S, and that the first voltage level corresponds to a low logic state of the signal S, the cell of FIG. 10 realizes an OR function (S = A + B).
In the examples described with reference to FIGS. 7 to 10, only cells carrying out logic functions with two inputs and one output have been described. The examples described may, however, be adapted to implement logic functions with more than two inputs, for example an AND, OR, NAND, or NO OR function with three or more inputs, by increasing the number of capacitors connected to variable capacitors. in series or in parallel in the cell. In addition, depending on the intended application, the output node s of a capacitive logic cell can be connected to the input of several other separate logical cells. This can lead to increasing the Cl output capacity of the cell. The high and low values of capacitance capacitors C1 and / or C2 of the cell can be chosen to take account of this increase in capacitance Cp.
It will be noted that in the examples described above, depending on the type of logic function to be performed, capacitors with a positive capacitance variation or capacitors with a negative capacitance variation are used. For example, the AND function is performed by capacitance capacitance capacitors, and the NAND function is performed by capacitance negative capacitance capacitors. By way of a variant, if the logic circuit has not only the logic signals A and B but also their complements A and B, as is the case in many architectures, all the basic logic functions can be used. be made using the same type of capacitance capacitor variable, for example using only capacitors with positive capacitance variation, or only capacitors with negative capacity variation. One advantage is that this simplifies the technological realization of logic circuits.
FIG. 11 is a circuit diagram of an exemplary embodiment of a logic circuit carrying out the AND and NOT functions and using capacitors with positive capacitance variation only. The circuit of FIG. 11 comprises a logic cell identical to or similar to the cell of FIG. 8, receiving on its input nodes e1 and e2 the logic signals A and B. The circuit of FIG. 11 further comprises a cell logic cell2 identical or similar to the cell of Figure 10, receiving on its input nodes el and e2 the logic signals A and B. The cell celll provides on its output node s a logic signal S1 = AB, and the cell cell2 provides on its output node s a logic signal S2 = A + B = AB. In the example shown, each of the cells cell1 and cell2 is provided with a reset circuit of the type described with reference to FIG.
According to a second embodiment called dynamic, the logic cells are powered by a variable voltage, and the logic performed by the cells is so-called dynamic logic, that is to say that the states of the logic signals are available only during part of the period of a periodic clock signal. As in the first embodiment, the basic logic cells according to the second embodiment can be used to synthesize all the combinational logic and / or sequential logic functions commonly used in integrated circuits. Preferably, the dynamic logic implemented by the cells according to the second embodiment is an adiabatic logic.
FIG. 12 is an electrical diagram of an example of an adiabatic logical buffer-type cell according to the second embodiment. The cell of FIG. 12 comprises the same elements as the buffer cell of FIG. 3, arranged substantially in the same manner, but differs from the cell of FIG. 3 in that, in the cell of FIG. continuous supply λ / DD of the cell of FIG. 3 is replaced by a periodic variable supply voltage <B (t), provided by a variable voltage source not shown. In addition, the cell of FIG. 12 comprises a holding and resetting circuit comprising a capacitor with variable capacitance Cm, for example identical to the capacitor C1, whose main electrodes are respectively connected to the application node of the voltage d. 'food <I> (t) and at the output node s of the cell, and whose control electrode is connected to the output node s of the cell.
FIG. 13 is a diagram illustrating the operation of the cell of FIG. 12. More particularly, FIG. 13 illustrates the evolution, as a function of time, of the supply voltage O (t), of the input logic signal. A, and the output logic signal S of the cell of FIG. 12.
In the example shown, the supply voltage O (t) is a trapezoidal voltage. More particularly, in this example, each period τ of the voltage O (t) comprises four successive phases PI, P2, P3 and P4 of substantially the same duration Τ = τ / 4. During the PI phase, the voltage <B (t) linearly increases from a low value, for example of the order of 0 V, to a high value VDD. During phase P2, the voltage O (t) remains substantially equal to its high value VDD. During phase P3, the voltage <B (t) decreases linearly from its high value VDD to its low value. During phase P4, the voltage O (t) remains substantially equal to its low value.
The logic signals A and S are synchronized with the supply voltage O (t) which also serves as a clock signal. The voltages defining the logic signals A and S have a periodic variation of a shape substantially identical to that of the variable supply voltage O (t). The logic signal A or S is in the high state when the amplitude of the periodic variable voltage defining it is at a high level, for example close to the amplitude VDD of the supply voltage <I> (t). The logic signal A or S is in the low state when the amplitude of the periodic variable voltage defining it is at a low level, for example close to 0 V. The signal A has a phase advance of the order of τ. / 4 on the supply voltage O (t). The signal S is in turn in phase with the supply voltage O (t).
In the example shown, the input signal A is in the high state for two successive periods τ, then goes to the low state.
When the signal A is in the high state, the capacity of the capacitor C1 progressively goes from its low value C1q0w to its high value C1 ^ g ^ during the phase P1 of linear growth of the signal A. At the end of the phase P1, when the capacitance of the capacitor C1 is at its high value Cl ^ -Lg ^, the output voltage of the cell is substantially equal to the supply voltage O (t), which at this stage is approximately zero (end of the phase P4 of the voltage O (t)). During the phase P2 of the signal A, the capacitance of the capacitor C1 remains at its high value Clftigh 'and the output voltage of the cell substantially follows the linear growth of the supply voltage <I> (t) (phase PI of the voltage O (t)). During phase P3 of linear decay of the signal A, the capacity of the capacitor C1 decreases progressively from its high value Clftigh to its low value Clyow. The capacitor Cm of the holding circuit being controlled by the output signal S of the cell, the capacity of the capacitor Cm is at its high value Crrihigh at the beginning of the phase P3 of the signal A. The paralleling of the capacitors C1 and Cm allows to maintain the equivalent capacity between the power node <I> (t) and the output node s of the cell to a relatively high value during the phase P3 of the signal A. Thus, the signal S remains substantially equal to the value of the supply voltage O (t) ( that is to say at the value VDD) during the entire duration of the phase P3 of the signal A (corresponding to the phase P2 of the supply voltage <I> (t)). During the phase P4 of the signal A, corresponding to the phase P3 of the supply voltage <I> (t), the voltage O (t) decreases linearly from its high value VDD to a substantially zero value (by discharge through the capacitor Cm which remains at its high value at the beginning of the discharge, then takes its low value). As a result, the output voltage of the cell decreases progressively to a substantially zero value. At the same time, the capacity of the capacitor Cm gradually decreases to its low value Cmlow ·
When the signal A is in the low state, the capacitances of the capacitors C1 and Cm remain permanently at their low values, so that the output voltage S of the cell remains substantially zero.
In practice, the holding and resetting device can sometimes be omitted. In particular, in some cases, a physical phenomenon may have the same hold and reset effect. For example, in electromechanical devices with electrostatic control, the electric force may be greater than the restoring force and maintain the device in its position even when the control voltage has returned to a zero value. Membership forces can have the same effect.
In practice, the trapezoidal supply voltage <B (t) can be approximated by a sinusoidal voltage of period τ.
More generally, all the basic logic cells and the logic circuits described with reference to FIGS. 2 to 11 may be adapted to exhibit adiabatic operation of the type described with reference to FIG. 12. For this purpose, it is possible in particular to replace the DC supply voltage λ / DD of the cells described in relation to FIGS. 2 to 11 by the periodic variable supply voltage O (t) of the cell of FIG. 12, and to add to the cells described in connection with the FIGS. 2 to 11 show a holding circuit of the type described with reference to FIG.
Moreover, a non-adiabatic dynamic logic can also be implemented from capacitors with variable capacitors, replacing the variable supply voltage. <I> (t) cells by a DC voltage, and introducing an additional clock signal (not shown) for cell synchronization.
Compared to the known adiabatic logic circuits, and in particular those based on micro or nanoelectromechanical switches described in the aforementioned patent applications FR2978311 and FR3009722 and in the article by S. Houri et al. As mentioned above, the contents of which are considered to be an integral part of the present description, the adiabatic logic based on capacitors with variable capacitance has the advantage that the residual non-adiabatic dynamic consumption related to the threshold effects is entirely eliminated.
Fig. 14 is an electrical diagram of another example of a logic cell according to the second embodiment.
The cell of FIG. 14 comprises substantially the same elements as the cell of FIG. 12, except that, in the cell of FIG. 14, the capacitor Cm is a capacitance capacitor capacitor opposite to that of the capacitor C1. particularly, in the example shown, the capacitor C1 has a positive capacitance variation and the capacitor Cm has a negative capacitance variation. In addition, in the cell of FIG. 14, the control electrode of the capacitor Cm is not connected to the output node s of the cell. The cell of FIG. 14 further comprises a complementary logic circuit comprising a capacitance capacitor C1 'identical to or similar to the capacitor C1, and a variable capacity capacitor Cm' identical or similar to the capacitor Cm. The capacitors Cl 'and Cm' are connected in parallel between the application node of the supply voltage Φ of the cell and a complementary output node s' of the cell. The output node has an output capacitance Cl '. The control electrode of the capacitor C1 is connected to a node and the application of a logic signal A complementary to the signal A applied to the node el. The output node s' provides an output signal S = A complementary signal S provided by the output node s. The control electrode of the capacitor Cm is connected to the node s ', and the control electrode of the capacitor Cm' is connected to the node s.
During the rise and fall phases of the supply signal O (t), the capacitance of the capacitor Cm is maintained at its high value since it is controlled by the complementary output s' which is in the low state. In this case, the supply signal is transmitted on the output s by the capacitor Cm. Reverse operation is obtained for the complementary circuit.
FIG. 15 is a block diagram illustrating, in block form, various elements that may comprise a variable capacity logic cell according to the first or second embodiment.
The cell of Figure 15 comprises a main circuit PR (shown in the left part of the figure), and may comprise a complementary circuit CP (shown in the right portion of the figure). The complementary circuit CP makes it possible to perform the function complementary to that performed by the main circuit PR. This makes it possible to implement a differential operation, and also makes it possible to be able to produce logic circuits using only capacitance capacitance capacitors, or only capacitance capacitance capacitors. Only the main circuit PR will be detailed below, the circuit CP being the complement of the circuit PR.
The circuit PR comprises a block F comprising one or more capacitors with variable capacitance, adapted to implement a logic function F with k inputs ei (where k is an integer greater than or equal to 1 and i is an integer ranging from 1 to k ) and an output S providing a logic signal S. Block F is connected to an application node of a DC supply voltage (in the case of a static logic cell or a non-adiabatic dynamic logic cell) or variable (in the case of an adiabatic logic cell) provided by a voltage source not shown.
In the case of an adiabatic logic cell, the cell may comprise a first HOLD holding circuit connected between the node and the node s, for example a circuit of the type described in relation with FIG. 12.
The cell may further comprise an F block with k inputs ei ', adapted to implement the logic function F complementary to the function F. The output of the block F is connected to the node s. The inputs ei 'are intended to receive the complementary signals of the signals applied to the inputs ei of the block F, so that the output signals of the blocks F and F are identical.
The cell may further comprise an initialization block INIT, connected on the one hand to the output node s and on the other hand to an application REF node of a reference potential, for example ground. The INIT block may be an initialization circuit of the type described with reference to FIG. 4, allowing the potential of the output node s to be reset to a reference value. Note that in the case of a dynamic logic, adiabatic or non-adiabatic, or in the case of a static logic, the reset of the node s can for example be implemented at each clock cycle.
FIGS. 16A and 16B are sectional views of an exemplary embodiment of a capacitor with a micro or nanoelectromechanical variable capacitance that can be used in a capacitive logic cell according to the first or second embodiment.
The capacitor of Figs. 16A and 16B is a capacitance capacitance capacitor. This capacitor comprises a fixed part and a movable part. The fixed part comprises a first main electrode 101 of the capacitor, and a dielectric layer 103 coating one face (the upper face in the orientation of the figure) of the electrode 101. The electrode 101 is intended to be connected to a device outside, for example at the output node s in a capacitive logic cell of the type described in connection with Figure 3. The electrode 101 is mounted integral with a metal part 105, for example an arm or a metal plate, by the intermediate of an insulating part 107, so that the electrode 101 is electrically insulated from the part 105. The part 105 forms a control reference electrode of the capacitor, intended to be connected to a reference node of a circuit, for example to the GND node in a capacitive logic cell of the type described in relation to Figure 3. The movable portion comprises the second main electrode 109 of the capacitor. The moving electrode 109 is located facing the dielectric layer 103 coating the electrode 101. The electrode 109 is intended to be connected to an external device, for example to the supply node VDD in a capacitive logic cell of the type described. in relation to FIG. 3. The electrode 109 is mounted integral with a metal part 111, for example an arm or a metal plate, via an insulating part 113, so that the electrode 109 is isolated electrically of the piece 111. The metal part 111 is located opposite the metal part 105.
The part 111 forms a capacitor control electrode intended to be connected to an application node of a capacitor capacity control signal, for example the input node e1 in a capacitive logic cell of the type described in FIG. FIG. 3. The application of a high level positive control voltage, for example near VDD, to the metal part 111 (referenced with respect to the metal part 105), brings the piece 111 closer to the piece 105, and therefore the electrode 109 of the electrode 101 (for example until the electrode 109 in contact with the layer 103). This results in an increase in the capacitance formed between the electrodes 101 and 109. This configuration is illustrated by FIG. 16B. The application of a low level control voltage, for example a negative voltage or a voltage close to 0 V, on the metal part 111, leads to moving the workpiece 111 away from the workpiece 105, and therefore the electrode 109 from the electrode 101. This results in a decrease in the capacitance formed between the electrodes 101 and 109. This configuration is illustrated in FIG. 16A.
FIGS. 17A and 17B are sectional views of another exemplary embodiment of a capacitor with micro or nanoelectromechanical variable capacitance that can be used in a capacitive logic cell according to the first or second embodiment.
The capacitor of Figs. 17A and 17B is a capacitance negative capacitance capacitor. This capacitor comprises a fixed part and a movable part. The fixed part comprises a first main electrode 201 of the capacitor, and a dielectric layer 203 coating a face (the lower face in the orientation of the figure) of the electrode 201. The electrode 201 is intended to be connected to a device external, for example to the VDD supply node in a capacitive logic cell of the type described in relation to Figure 2. The movable portion comprises the second main electrode 205 of the capacitor. The moving electrode 205 is located facing the dielectric layer 203 coating the electrode 201. The electrode 205 is intended to be connected to an external device, for example to the output node s in a capacitive logic cell of the type described in FIG. FIG. 2. The electrode 205 is mounted integral with a metal part 207, for example an arm or a metal plate, via an insulating part 209, so that the electrode 205 is electrically insulated. 207. The part 207 forms a capacitor control electrode intended to be connected to an application node of a capacitor capacity control signal, for example the input node e1 in a logic cell. capacitive of the type described in connection with Figure 2. The fixed part of the capacitor further comprises, on the side of the movable electrode 205 opposite the electrode 201, a secondary electrode 211 coated with a couc The secondary electrode 211 is electrically connected to a metal part 215, for example an arm or a metal plate, located opposite the metal part 207. The metal part is connected to the electrode 205. 215 forms a control reference electrode of the capacitor, intended to be connected to a reference node of a circuit, for example to the GND node in a capacitive logic cell of the type described in relation to FIG. is adapted to move freely between the electrodes 201 and 211, to move away from the electrode 201 while approaching the electrode 211, or vice versa. The application of a high level positive control voltage, for example close to VDD, on the metal part 207 (referenced with respect to the metal part 215), brings the piece 207 closer to the part 215, and therefore to to move the electrode 205 away from the electrode 201 (for example until the electrode 205 comes into contact with the dielectric layer 213 coating the electrode 211). This results in a decrease in the capacitance formed between the electrodes 205 and 201. This configuration is illustrated in FIG. 16B. The application of a low level control voltage, for example a negative voltage or a voltage close to 0 V, on the metal part 207 leads to moving the part 207 away from the part 215, and thus to bringing the electrode closer together. 205 of the electrode 201 (for example until the electrode 205 comes into contact with the dielectric layer 203 coating the electrode 201). This results in an increase in the capacitance formed between the electrodes 205 and 201. This configuration is illustrated in FIG. 17A.
An advantage of the embodiments described in the present application is that a capacitor with variable capacitance has negligible or negligible leakage currents with respect to a transistor. The static consumption of the logic cells can therefore be considerably reduced compared to transistor-based technologies.
In addition, the described embodiments do not have the aforementioned drawbacks of solutions based on microelectromechanical or nanoelectromechanical switches, related to the high contact resistances of these switches.
Particular embodiments have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, the described embodiments are not limited to the use of capacitors with variable capacitance of the type described in relation to FIGS. 16A, 16B, 17A and 17B. More generally, any type of capacitance capacitor can be used to realize logic cells according to the first or second embodiment. It will be possible in particular to use capacitors with variable capacitance based on variations of the surface of the electrodes to vary the capacitance, or capacitors with variable capacitance based on variations in the inter-electrode distance (in the case of FIGS. 16A, 16B, 17A and 17B), or capacitance capacitors based on variations of the dielectric constant of the dielectric material between the electrodes. By way of example, capacitors with variable capacitance based on piezoelectric or ferromagnetic or phase-change materials may be used.
In addition, although only two exemplary embodiments based on two-state logic signals have been described above, the described embodiments can be adapted to the implementation of multi-level logic. i.e., the data signals can assume a discrete number of states greater than 2.
On the other hand, in the embodiments described above, it has been considered that the output capacitance Cp of the logic cells is formed solely by the parasitic capacitances of the different elements connected to the output node of the cell. Alternatively, the logic cells may comprise an additional specific capacitor, not shown, with fixed capacity or variable capacity, connected between the output node s and the reference node GND of the cells, in parallel with the capacitor Cp. The provision of such an additional capacitor may in particular make it possible to minimize the influence of the environment of the cell on its behavior.

权利要求:
Claims (17)
[1" id="c-fr-0001]
An integrated circuit logic cell comprising at least a first variable capacity capacitor (C1) having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced with respect to a reference node (GND) of the cell for varying the capacitance between the first and second main electrodes, the third electrode being connected to an application node (el) of a first input logic signal (A) of the cell, and the first and second electrodes being respectively connected to a node (VDD; <I> (t)) for applying a supply voltage of the cell and to a node (s) for supplying a signal output logic (S) of the cell.
[2" id="c-fr-0002]
The logic cell of claim 1, wherein the first capacitor (C1) is a capacitance capacitance capacitor.
[3" id="c-fr-0003]
The logic cell of claim 1, wherein the first capacitor (C1) is a capacitance negative capacitance capacitor.
[4" id="c-fr-0004]
The logic cell of claim 1, further comprising a second capacitor (C2) having a variable capacitance having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a control voltage referenced relative to to the reference node (GND) of the cell for varying the capacitance between the first and second main electrodes, the third electrode of the second capacitor (C2) being connected to a node (e2) for applying a second logic signal d input (B) of the cell, and the first and second electrodes of the second capacitor (C2) being respectively connected to the node (VDD; <i> (t)) for applying the supply voltage of the cell and to the node (s) for supplying the output logic signal (S) of the cell.
[5" id="c-fr-0005]
The logic cell of claim 4, wherein the first (C1) and second (C2) capacitors are capacitive capacitance capacitance capacitors and are connected in series between the (VDD; applying the supply voltage of the cell and the node (s) for supplying the output logic signal (S) of the cell.
[6" id="c-fr-0006]
The logic cell of claim 4, wherein the first (C1) and second (C2) capacitors are capacitive negative capacitance capacitors and are connected in series between the application node (VDD; O (t)). the supply voltage of the cell and the node (s) for supplying the output logic signal (S) of the cell.
[7" id="c-fr-0007]
The logic cell of claim 4, wherein the first (C1) and second (C2) capacitors are capacitive capacitance capacitance capacitors and are connected in parallel between the application node (VDD; B (t)). the supply voltage of the cell and the node (s) for supplying the output logic signal (S) of the cell.
[8" id="c-fr-0008]
The logic cell of claim 4, wherein the first (C1) and second (C2) capacitors are capacitive negative capacitance capacitors and are connected in parallel between the application node (VDD; O (t)). the supply voltage of the cell and the node (s) for supplying the output logic signal (S) of the cell.
[9" id="c-fr-0009]
9. The logic cell according to any one of claims 1 to 8, comprising a reset switch (SW) connecting the node (s) for supplying the output logic signal (S) of the cell to the reference node (GND) of the cell.
[10" id="c-fr-0010]
The logic cell of any one of claims 1 to 9, wherein the supply voltage (VDD) of the cell is a DC voltage.
[11" id="c-fr-0011]
11. The logic cell according to any one of claims 1 to 9, wherein the supply voltage (Φ (t)) of the cell is a periodic variable voltage.
[12" id="c-fr-0012]
The logic cell as claimed in claim 11, further comprising a holding circuit comprising a variable capacitance capacitor (Cm) having first and second main electrodes separated by an insulating region, and a third control electrode adapted to receive a voltage. command referenced to a reference node (GND) of the cell for varying the capacitance between the first and second main electrodes, the third electrode of the variable capacitance capacitor (Cm) of the holding circuit being connected to the node (s) supplying the output logic signal (S) of the cell, and the first and second electrodes of the capacitance capacitor (Cm) of the holding circuit being respectively connected to the node (Φ (t)) for applying the voltage of supplying the cell and the node (s) for supplying the output logic signal (S) of the cell.
[13" id="c-fr-0013]
13. The logic cell of claim 11 or 12, wherein the supply voltage ((Φ (t)) is trapezoidal or sinusoidal.
[14" id="c-fr-0014]
The logic cell according to any one of claims 1 to 13, wherein said at least one first capacitance capacitor (C1) is of micro or nanoelectromechanical type.
[15" id="c-fr-0015]
The logic cell according to any one of claims 1 to 14, wherein the capacitance variation of said at least one first capacitance capacitor (C1) is obtained by varying the surface of its main electrodes, or by varying the distance between its main electrodes, or by varying the dielectric constant of a material separating its main electrodes.
[16" id="c-fr-0016]
The logic cell according to any one of claims 1 to 15, wherein said at least one capacitance capacitor (C1) has leakage currents of less than 1 nA and preferably less than 1 pA.
[17" id="c-fr-0017]
An integrated circuit comprising a serial association of a plurality of logic cells according to any one of claims 1 to 14.

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FR3069742B1|2017-07-25|2019-10-25|Commissariat A L'energie Atomique Et Aux Energies Alternatives|CAPACITIVE LOGIC CELL|

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FR3069950A1|2017-08-03|2019-02-08|Commissariat A L'energie Atomique Et Aux Energies Alternatives|GALVANIC ISOLATION COUPLING DEVICE|

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FR3083638B1|2018-07-06|2020-09-25|Commissariat Energie Atomique|CAPACITIVE ADIABATIC LOGIC MEMORIZATION CIRCUIT|

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FR3085786B1|2018-09-11|2021-02-19|Commissariat Energie Atomique|CAPACITIVE LOGIC STORAGE CELL|

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FR3088508B1|2018-11-14|2021-07-02|Commissariat Energie Atomique|CAPACITIVE LOGIC CELL|

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FR3101214A1|2019-09-20|2021-03-26|Commissariat A L'energie Atomique Et Aux Energies Alternatives|Analog to digital converter for capacitive adiabatic logic circuit|

法律状态:
2016-12-29| PLFP| Fee payment|Year of fee payment: 2 |

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2017-06-23| PLSC| Publication of the preliminary search report|Effective date: 20170623 |

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2018-01-02| PLFP| Fee payment|Year of fee payment: 3 |

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2018-12-31| PLFP| Fee payment|Year of fee payment: 4 |

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2020-10-16| ST| Notification of lapse|Effective date: 20200914 |

优先权:

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申请号 | 申请日 | 专利标题

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FR1562812A|FR3045982B1|2015-12-18|2015-12-18|LOGIC CELL WITH LOW CONSUMPTION|

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FR1562812|2015-12-18|FR1562812A| FR3045982B1|2015-12-18|2015-12-18|LOGIC CELL WITH LOW CONSUMPTION|

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EP16204534.8A| EP3182590B1|2015-12-18|2016-12-15|Low-power logic cell|

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US15/381,477| US9979393B2|2015-12-18|2016-12-16|Low power consumption logic cell|